參數(shù)資料
型號： μPD703033
廠商： NEC Corp.
英文描述： 16/32 Bit Single Chip Microcontrollers(16/32 位單片微控制器)
中文描述： 16/32位單片機微控制器（16/32位單片微控制器）
文件頁數(shù)： 236/427頁
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代理商： ΜPD703033
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CHAPTER 10 SERIAL INTERFACE FUNCTION
236
Figure 10-9. IIC Control Register n (IICCn) (4/4)
After reset : 00H
R/W
Address: FFFFF340H, FFFFF350H
7
6
5
4
3
2
1
0
IICCn
IICEn
LRELn
WRELn
SPIEn
WTIMn
ACKEn
STTn
SPTn
(n = 0, 1)
SPTn
Stop Condition Trigger
0
Stop condition is not generated.
1
Stop condition is generated (termination of master device’s transfer).
After the SDAn line goes to low level, either set the SCLn line to high level or wait until it goes to
high level. Next, after the rated amount of time has elapsed, the SDAn line is changed from low
level to high level and a stop condition is generated.
Cautions concerning set timing
For master reception
: Cannot be set during transfer.
Can be set only when ACKEn has been set to 0 and slave has been notified of final
reception.
For master transmission : Note that a stop condition cannot be generated normally during the ACKn period.
Cannot be set at the same time as STTn.
SPTn can be set only when in master mode.
When WTIMn has been set to 0, if SPTn is set during the wait period that follows output of eight clocks, note
that a stop condition will be generated during the high-level period of the ninth clock.
When a ninth clock must be output, WTIMn should be changed from 0 to 1 during the wait period following
output of eight clocks, and SPTn should be set during the wait period that follows output of the ninth clock.
Note 1
Condition for clearing (SPTn = 0)
Note 2
Condition for setting (SPTn = 1)
Cleared by instruction
Cleared by loss in arbitration
Automatically cleared after stop condition is detected
When LRELn = 1
Cleared when RESET is input
Set by instruction
Notes 1.
Set SPT only in master mode. However, you must set SPTn and generate a stop condition
before the first stop condition is detected following the switch to operation enable status. For
details, see
10.3.13 Other cautions
.
This flag’s signal is invalid when IICEn = 0.
2.
Caution
When bit 3 (TRCn) of the IIC status register (IICSn) is set to 1, WRELn is set during the
ninth clock and wait is canceled, after which TRCn is cleared and the SDAn line is set for
high impedance.
Remark
Bit 0 (SPTn) is 0 if it is read immediately after data setting.
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PDF描述
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