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參數(shù)資料
| 型號(hào)： | μPD703033 |
| 廠商： | NEC Corp. |
| 英文描述： | 16/32 Bit Single Chip Microcontrollers(16/32 位單片微控制器) |
| 中文描述： | 16/32位單片機(jī)微控制器（16/32位單片微控制器） |
| 文件頁數(shù)： | 18/427頁 |
| 文件大?。?/td> | 2656K |
| 代理商： | ΜPD703033 |
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LIST OF FIGURES (4/6)
Figure No.
Title
Page
10-27
Example of Slave to Master Communication (When 9-Clock Wait Is Selected for Both Master
and Slave)...............................................................................................................................................
Block Diagram of UARTn........................................................................................................................
Asynchronous Serial Interface Mode Register 0, 1 (ASIM0, ASIM1)......................................................
Asynchronous Serial Interface Status Registers 0, 1 (ASIS0, ASIS1)....................................................
Baud Rate Generator Control Registers 0, 1 (BRGC0, BRGC1)............................................................
Baud Rate Generator Mode Control Registers n0, n1 (BRGMCn0, BRGMCn1)....................................
Error Tolerance (When k = 0), Including Sampling Errors......................................................................
Format of Transmit/Receive Data in Asynchronous Serial Interface......................................................
Timing of Asynchronous Serial Interface Transmit Completion Interrupt ...............................................
Timing of Asynchronous Serial Interface Receive Completion Interrupt ................................................
Receive Error Timing..............................................................................................................................
Block Diagram of CSI4 ...........................................................................................................................
Veriable Serial I/O Shift Register (SIO4) ................................................................................................
When Transfer Bit Length Other Than 16 Bits Is Set .............................................................................
Variable Length Serial Control Register (CSIM4)...................................................................................
Variable Length Serial Setting Register (CSIB4)....................................................................................
Baud Rate Generator Source Clock Select Register (BRGCN4)............................................................
Baud Rate Generator Output Clock Select Register (BRGCK4) ............................................................
Timing of 3-Wire Variable Serial I/O Mode .............................................................................................
Timing of 3-Wire Variable Serial I/O Mode (When CSIB4 = 08H)...........................................................
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11-10
11-11
Block Diagram of A/D Converter.............................................................................................................
A/D Converter Mode Register 1 (ADM1) ................................................................................................
Analog Input Channel Specification Register (ADS)...............................................................................
A/D Converter Mode Register 2 (ADM2) ................................................................................................
Basic Operation of A/D Converter ..........................................................................................................
Relationship Between Analog Input Voltage and A/D Conversion Result ..............................................
A/D Conversion by Hardware Start (with Falling Edge Specified)..........................................................
A/D Conversion by Software Start..........................................................................................................
Handling of Analog Input Pin..................................................................................................................
A/D Conversion End Interrupt Generation Timing ..................................................................................
Handling of AV
DD
Pin..............................................................................................................................
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12-1
12-2
12-3
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Format of DMA Peripheral I/O Address Registers 0 to 5 (DIOA0 to DIOA5)..........................................
Format of DMA Internal RAM Address Registers 0 to 5 (DRA0 to DRA5)..............................................
Correspondence Between DRAn Setup Value and Internal RAM Area..................................................
Format of DMA Byte Count Registers 0 to 5 (DBC0 to DBC5)...............................................................
Format of DMA Channel Control Registers 0 to 5 (DCHC0 to DCHC5) .................................................
341
342
342
343
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13-1
13-2
13-3
Block Diagram of RTO............................................................................................................................
Configuration of Real-Time Output Buffer Registers ..............................................................................
Format of Real-Time Output Port Mode Register (RTPM)......................................................................
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348
350
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PDF描述 |
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