參數(shù)資料
型號： XRT74L74
廠商： Exar Corporation
英文描述： 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 4通道，自動取款機(jī)統(tǒng)一/平價(jià)DS3/E3，界定控制器
文件頁數(shù)： 8/498頁
文件大?。?/td> 2941K
代理商： XRT74L74
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XRT74L74
4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.1.1
PRELIMINARY
VI
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)............................................................................................264
R
X
DS3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19)...............................................................................................264
T
ABLE
56: T
HE
R
ELATIONSHIP
BETWEEN
R
X
LAPDT
YPE
[1:0]
AND
THE
RESULTING
LAPD M
ESSAGE
TYPE
AND
SIZE
.............................. 265
F
IGURE
93. F
LOW
C
HART
DEPICTING
THE
F
UNCTIONALITY
OF
THE
LAPD R
ECEIVER
............................................................................. 266
5.3.4 THE RECEIVE OVERHEAD DATA OUTPUT INTERFACE ..................................................................................... 267
F
IGURE
94. A S
IMPLE
I
LLUSTRATION
OF
THE
R
ECEIVE
O
VERHEAD
O
UTPUT
I
NTERFACE
BLOCK
.............................................................. 267
T
ABLE
57: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
......... 268
F
IGURE
95. I
LLUSTRATION
OF
HOW
TO
INTERFACE
THE
T
ERMINAL
E
QUIPMENT
TO
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
(
FOR
M
ETHOD
1)................................................................................................................................................................. 268
T
ABLE
58: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
..................................................... 269
F
IGURE
96. I
LLUSTRATION
OF
THE
SIGNALS
THAT
ARE
OUTPUT
VIA
THE
R
ECEIVE
O
VERHEAD
O
UTPUT
I
NTERFACE
(
FOR
M
ETHOD
1)....... 271
T
ABLE
59: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2)
272
F
IGURE
97. I
LLUSTRATION
OF
HOW
TO
INTERFACE
THE
T
ERMINAL
E
QUIPMENT
TO
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
(
FOR
M
ETHOD
2)................................................................................................................................................................. 273
T
ABLE
60: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
((
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
DS3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
.................................................................. 274
F
IGURE
98. I
LLUSTRATION
OF
THE
SIGNALS
THAT
ARE
OUTPUT
VIA
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
(
FOR
M
ETHOD
2).
276
5.3.5 THE RECEIVE PAYLOAD DATA OUTPUT INTERFACE........................................................................................ 276
F
IGURE
99. A S
IMPLE
ILLUSTRATION
OF
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
....................................................... 277
T
ABLE
61: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
............. 278
F
IGURE
100. I
LLUSTRATION
OF
THE
XRT74L74 DS3/E3 F
RAMER
IC
BEING
INTERFACED
TO
THE
R
ECEIVE
T
ERMINAL
E
QUIPMENT
(S
ERIAL
M
ODE
O
PERATION
) ....................................................................................................................................................................... 279
F
IGURE
101. A
N
I
LLUSTRATION
OF
THE
BEHAVIOR
OF
THE
SIGNALS
BETWEEN
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
OF
THE
XRT74L74
AND
THE
T
ERMINAL
E
QUIPMENT
(S
ERIAL
M
ODE
O
PERATION
).............................................................................. 280
F
IGURE
102. I
LLUSTRATION
OF
THE
XRT74L74 DS3/E3 F
RAMER
IC
BEING
INTERFACED
TO
THE
R
ECEIVE
S
ECTION
OF
THE
T
ERMINAL
E
QUIP
-
MENT
(N
IBBLE
-M
ODE
O
PERATION
)....................................................................................................................................... 281
F
IGURE
103. A
N
I
LLUSTRATION
OF
THE
B
EHAVIOR
OF
THE
SIGNALS
BETWEEN
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
OF
THE
XRT74L74
AND
THE
T
ERMINAL
E
QUIPMENT
(N
IBBLE
-M
ODE
O
PERATION
). ............................................................................ 282
5.3.6 RECEIVE SECTION INTERRUPT PROCESSING.................................................................................................... 282
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04)..........................................................................................283
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).........................................................................................283
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).........................................................................................284
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) .............................................................................284
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).........................................................................................285
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).........................................................................................285
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) .............................................................................285
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).........................................................................................286
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).........................................................................................286
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) .............................................................................287
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).........................................................................................287
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).........................................................................................288
R
X
DS3 C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
10) .............................................................................288
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).........................................................................................288
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).........................................................................................289
R
X
DS3 S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
11) ..........................................................................................................289
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).........................................................................................289
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).........................................................................................290
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).........................................................................................290
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).........................................................................................290
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12).........................................................................................291
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13).........................................................................................291
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) .................................................................292
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) .................................................................292
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) .................................................................293
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) .................................................................293
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18).............................................................................................294
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18).............................................................................................294
6.0 E3/ITU-T G.751 OPERATION OF THE XRT74L74 ............................................................................295
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .........................................................................................295
相關(guān)PDF資料
PDF描述
XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L02 TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L02IV TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT74L74IB 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時(shí)鐘合成器/抖動清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT75L00DIV 功能描述:外圍驅(qū)動器與原件 - PCI 3.3V 1 CH E3/DS3/STS W/SONET DE-SYNCH RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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