參數(shù)資料
型號(hào)： XRT74L74
廠商： Exar Corporation
英文描述： 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 4通道，自動(dòng)取款機(jī)統(tǒng)一/平價(jià)DS3/E3，界定控制器
文件頁(yè)數(shù)： 4/498頁(yè)
文件大?。?/td> 2941K
代理商： XRT74L74
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XRT74L74
4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.1.1
PRELIMINARY
II
ING
..................................................................................................................................................................................... 110
F
IGURE
13. F
LOW
-C
HART
OF
THE
“UNI D
EVICE
S
ELECTION
AND
W
RITE
P
ROCEDURE
”
FOR
THE
M
ULTI
-PHY O
PERATION
. ..................... 111
F
IGURE
14. T
IMING
D
IAGRAM
OF
THE
T
RANSMIT
UTOPIA D
ATA
AND
A
DDRESS
B
US
SIGNALS
,
DURING
THE
“M
ULTI
-PHY” UNI D
EVICE
S
ELECTION
AND
W
RITE
O
PERATIONS
..................................................................................................................................................... 111
3.2 TRANSMIT CELL PROCESSOR .................................................................................................................. 115
3.2.1 BRIEF DESCRIPTION OF THE TRANSMIT CELL PROCESSOR .......................................................................... 115
3.2.2 FUNCTIONAL DESCRIPTION OF TRANSMIT CELL PROCESSOR...................................................................... 115
F
IGURE
15. S
IMPLE
I
LLUSTRATION
OF
THE
T
RANSMIT
C
ELL
P
ROCESSOR
B
LOCK
AND
THE
A
SSOCIATED
E
XTERNAL
P
INS
........................ 115
F
IGURE
16. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
THE
T
RANSMIT
C
ELL
P
ROCESSOR
B
LOCK
...................................................................... 116
F
IGURE
17. B
EHAVIOR
OF
T
X
GFC, T
X
GFCC
LK
,
AND
T
X
GFCMSB
DURING
GFC
INSERTION
INTO
THE
“O
UTBOUND
” C
ELL
.................... 120
3.3 TRANSMIT PLCP PROCESSOR .................................................................................................................. 124
3.3.1 BRIEF DESCRIPTION OF THE TRANSMIT PLCP PROCESSOR .......................................................................... 124
3.3.2 DESCRIPTION OF THE PLCP FRAME AND THE PATH OVERHEAD (POH) BYTES........................................... 125
F
IGURE
18. S
IMPLE
I
LLUSTRATION
OF
THE
T
RANSMIT
PLCP P
ROCESSOR
B
LOCK
................................................................................. 125
3.3.3 FUNCTIONAL DESCRIPTION OF THE TRANSMIT PLCP PROCESSOR BLOCK................................................ 127
F
IGURE
19. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
THE
T
RANSMIT
PLCP P
ROCESSOR
................................................................................ 127
F
IGURE
20. A
N
I
LLUSTRATION
OF
THE
B
EHAVIOR
OF
THE
T
X
POH S
ERIAL
I
NTERFACE
SIGNALS
DURING
U
SER
I
NPUT OF
POH D
ATA
....... 134
3.4 TRANSMIT DS3 FRAMER ............................................................................................................................ 135
3.4.1 BRIEF DESCRIPTION OF THE TRANSMIT DS3 FRAMER .................................................................................... 135
3.5 TRANSMIT E3 FRAMER .............................................................................................................................. 135
3.5.1 BRIEF DESCRIPTION OF THE TANSMIT E3 FRAMER.......................................................................................... 135
4.0 THE RECEIVE SECTION ...................................................................................................................136
4.1 RECEIVE DS3 FRAMER ............................................................................................................................... 136
4.1.1 BRIEF DESCRIPTION OF THE RECEIVE DS3 FRAMER ....................................................................................... 136
F
IGURE
21. B
LOCK
D
IAGRAM
OF
THE
R
ECEIVER
DS3 F
RAMER
,
WITH
ASSOCIATED
PINS
........................................................................ 137
F
IGURE
22. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
R
ECEIVER
F
RAMER
....................................................................................................... 138
4.2 RECEIVE PLCP PROCESSOR .................................................................................................................... 138
4.2.1 OPERATION OF THE RECEIVE PLCP PROCESSOR............................................................................................ 138
F
IGURE
23. I
LLUSTRATION
OF
THE
S
IMPLE
B
LOCK
D
IAGRAM
OF
THE
R
ECEIVE
PLCP P
ROCESSOR
........................................................ 139
4.2.2 FUNCTIONAL DESCRIPTION OF THE RECEIVE PLCP PROCESSOR ................................................................ 139
F
IGURE
24. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
THE
R
ECEIVE
PLCP P
ROCESSOR
B
LOCK
....................................................................... 139
F
IGURE
25. S
TATE
M
ACHINE
D
IAGRAM
OF
THE
R
ECEIVE
PLCP P
ROCESSOR
F
RAMING
A
LGORITHM
...................................................... 141
F
IGURE
26. T
IMING
R
ELATIONSHIP
BETWEEN
THE
R
ECEIVE
PLCP POH B
YTE
S
ERIAL
O
UTPUT
P
ORT
PINS
—R
X
POH, R
X
POHF
RAME
AND
R
X
-
POHC
LK
. ........................................................................................................................................................................... 146
4.3 RECEIVE CELL PROCESSOR ..................................................................................................................... 148
4.3.1 BRIEF DESCRIPTION OF THE RECEIVE CELL PROCESSOR ............................................................................. 148
F
IGURE
27. S
IMPLE
I
LLUSTRATION
OF
THE
R
ECEIVE
C
ELL
P
ROCESSOR
,
WITH
ASSOCIATED
P
INS
........................................................... 148
4.3.2 FUNCTIONAL DESCRIPTION OF RECEIVE CELL PROCESSOR......................................................................... 148
F
IGURE
28. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
THE
R
ECEIVE
C
ELL
P
ROCESSOR
.................................................................................... 149
F
IGURE
29. C
ELL
D
ELINEATION
A
LGORITHM
E
MPLOYED
BY
THE
R
ECEIVE
C
ELL
P
ROCESSOR
,
WHEN
THE
UNI
IS
OPERATING
IN
THE
“D
IRECT
-
M
APPED
” ATM M
ODE
. ........................................................................................................................................................ 150
F
IGURE
30. I
LLUSTRATION
OF
O
VERALL
C
ELL
F
ILTERING
/P
ROCESSING
PROCEDURING
THE
OCCURS
WITHIN
THE
R
ECEIVE
C
ELL
P
ROCESSOR
152
F
IGURE
31. S
TATE
M
ACHINE
D
IAGRAM
OF
THE
HEC B
YTE
E
RROR
C
ORRECTION
/D
ETECTION
A
LGORITHM
............................................. 153
F
IGURE
32. A
N
A
PPROACH
TO
P
ROCESSING
S
EGMENT
OAM
CELLS
,
VIA
THE
R
ECEIVE
C
ELL
P
ROCESSOR
............................................ 164
F
IGURE
33. A
PPROACH
TO
P
ROCESSING
“E
ND
-
TO
-E
ND
” OAM C
ELLS
.................................................................................................. 164
F
IGURE
34. I
LLUSTRATION
OF
THE
B
EHAVIOR
OF
THE
R
X
GFC S
ERIAL
O
UTPUT
P
ORT
SIGNALS
............................................................. 167
4.4 RECEIVE UTOPIA INTERFACE BLOCK ..................................................................................................... 168
4.4.1 BRIEF DESCRIPTION OF THE RECEIVE UTOPIA INTERFACE BLOCK.............................................................. 168
4.4.2 FUNCTIONAL DESCRIPTION OF RECEIVE UTOPIA............................................................................................. 168
F
IGURE
35. S
IMPLE
B
LOCK
D
IAGRAM
OF
R
ECEIVE
UTOPIA B
LOCK
OF
UNI......................................................................................... 168
F
IGURE
36. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
THE
R
ECEIVE
UTOPIA I
NTERFACE
B
LOCK
..................................................................... 170
F
IGURE
37. T
IMING
D
IAGRAM
OF
R
X
UC
LAV
/R
X
E
MPTY
B
AND
VARIOUS
OTHER
SIGNALS
DURING
READS
FROM
THE
R
ECEIVE
UTOPIA,
WHILE
OP
-
ERATING
IN
THE
O
CTET
-L
EVEL
H
ANDSHAKING
M
ODE
............................................................................................................ 174
F
IGURE
38. T
IMING
D
IAGRAM
OF
VARIOUS
R
ECEIVE
UTOPIA I
NTERFACE
BLOCK
SIGNALS
,
WHEN
THE
R
ECEIVE
UTOPIA I
NTERFACE
BLOCK
IS
OPERATING
IN
THE
“C
ELL
L
EVEL
” H
ANDSHAKE
M
ODE
........................................................................................................... 175
F
IGURE
39. S
IMPLE
I
LLUSTRATION
OF
S
INGLE
-PHY O
PERATION
.......................................................................................................... 178
F
IGURE
40. F
LOW
C
HART
DEPICTING
THE
APPROACH
THAT
THE
ATM L
AYER
P
ROCESSOR
SHOULD
TAKE
WHEN
READING
CELL
DATA
FROM
THE
R
ECEIVE
UTOPIA I
NTERFACE
,
IN
THE
S
INGLE
-PHY M
ODE
................................................................................................... 179
F
IGURE
41. T
IMING
D
IAGRAM
OF
ATM L
AYER
PROCESSOR
R
ECEIVING
D
ATA
FROM
THE
UNI
OVER
THE
UTOPIA D
ATA
B
US
, (S
INGLE
-PHY
M
ODE
/C
ELL
L
EVEL
H
ANDSHAKING
)...................................................................................................................................... 180
F
IGURE
42. T
IMING
D
IAGRAM
OF
ATM L
AYER
PROCESSOR
R
ECEIVING
D
ATA
FROM
THE
UNI
OVER
THE
UTOPIA D
ATA
B
US
, (S
INGLE
-PHY
M
ODE
/O
CTET
L
EVEL
H
ANDSHAKING
). .................................................................................................................................. 180
F
IGURE
43. A
N
I
LLUSTRATION
OF
M
ULTI
-PHY O
PERATION
WITH
UNI
DEVICES
#1
AND
#2.................................................................... 182
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XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
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XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT75L00DIV 功能描述:外圍驅(qū)動(dòng)器與原件 - PCI 3.3V 1 CH E3/DS3/STS W/SONET DE-SYNCH RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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