參數(shù)資料
型號(hào)： XRT74L74
廠商： Exar Corporation
英文描述： 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 4通道，自動(dòng)取款機(jī)統(tǒng)一/平價(jià)DS3/E3，界定控制器
文件頁(yè)數(shù)： 124/498頁(yè)
文件大?。?/td> 2941K
代理商： XRT74L74
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XRT74L74
4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.1.1
PRELIMINARY
122
The role of the registers for Idle Cell Pattern—Bytes 1
through 4 is quite straightforward. When the Transmit
Cell Processor opts to generate an Idle cell, it will
read in the content of these registers and send these
values onto the HEC Byte Calculator. Consequently,
the contents of the “Transmit Idle Cell Pattern—Head-
er Byte 5” will likely be overwritten by the HEC Byte
Calculator in the Idle Cell, unless the HEC Byte Cal-
culator has been disabled (See Section 6.2.2.1.2). The
payload portion of these Idle Cells is defined by the
contents of the Transmit Idle Cell Payload Register
(Address = 69h), repeated 48 times. When the Transmit
Cell Processor reads in this register to form the cell
payload, the resulting payload will be sent on to the
Cell Scrambler and is (optionally) scrambled just like
any assigned cell.
The UNI will keep track of the number of Idle cells that
have been generated and transmitted to the Transmit
PLCP Processor (or the Transmit DS3 Framer). The
Transmit Cell Processor increments the contents of
the “PMON Transmitted Idle Cell Count (MSB and
LSB)” Registers (Address = 38h and 39h) for each
Idle Cell that is generated and transmitted. These two
registers are “Reset-upon-Read” registers that, when
concatenated, presents a 16-bit representation of the
total number of idle cells generated and transmitted
since the last time these registers were read. The bit
format of these two registers follow.
T
ABLE
10: B
IT
F
ORMAT
OF
THE
T
X
CP I
DLE
C
ELL
P
ATTERN
-H
EADER
B
YTES
AND
T
X
CP C
ELL
P
AYLOAD
R
EGISTERS
R
EGISTER
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TxCP Idle Cell Pattern—Header Byte 1
Transmit Idle Cell Pattern—Header Byte 1
TxCP Idle Cell Pattern—Header Byte 2
Transmit Idle Cell Pattern—Header Byte 2
TxCP Idle Cell Pattern—Header Byte 3
Transmit Idle Cell Pattern—Header Byte 3
TxCP Idle Cell Pattern—Header Byte 4
Transmit Idle Cell Pattern—Header Byte 4
TxCP Idle Cell Pattern—Header Byte 5
Transmit Idle Cell Pattern—Header Byte 5
TxCP Idle Cell Payload
Transmit Idle Cell Payload
T
ABLE
11: A
DDRESS
AND
D
EFAULT
V
ALUES
OF
THE
T
X
CP I
DLE
C
ELL
P
ATTERN
R
EGISTERS
A
DDRESS
R
EGISTER
D
EFAULT
V
ALUE
64h
TxCP Idle Cell Pattern—Header Byte 1
00h
65h
TxCP Idle Cell Pattern—Header Byte 2
00h
66h
TxCP Idle Cell Pattern—Header Byte 3
00h
67h
TxCP Idle Cell Pattern—Header Byte 4
01h
68h
TxCP Idle Cell Pattern—Header Byte 5
52h
69h
TxCP Idle Cell Payload
5Ah
PMON Transmitted Idle Cell Count—MSB (Address = 38h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Tx Idle Cell Count—High Byte
RO
RO
RO
RO
RO
RO
RO
RO
0
0
0
0
0
0
0
0
相關(guān)PDF資料
PDF描述
XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L02 TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L02IV TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT74L74IB 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT75L00DIV 功能描述:外圍驅(qū)動(dòng)器與原件 - PCI 3.3V 1 CH E3/DS3/STS W/SONET DE-SYNCH RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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