參數(shù)資料
型號(hào)： XRT72L52IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁數(shù)： 8/480頁
文件大?。?/td> 2918K
代理商： XRT72L52IQ
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XRT72L52
REV. 1.0.1
xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
VI
T
X
DS3 F-B
IT
M
ASK
2 R
EGISTER
, A
DDRESS
= 0
X
37.................................................................................178
T
X
DS3 F-B
IT
M
ASK
3 R
EGISTER
, A
DDRESS
= 0
X
38.................................................................................178
T
X
DS3 F-B
IT
M
ASK
4 R
EGISTER
, A
DDRESS
= 0
X
39.................................................................................178
4.2.5 The Transmit DS3 Line Interface Block................................................................................................ 178
Figure 53. Interfacing the XRT72L52 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU ............................................... 179
Figure 54. The Transmit DS3 LIU Interface block......................................................................................................... 179
Figure 55. The Behavior of TxPOS and TxNEG signals during data transmission while the Transmit DS3 LIU Interface is
operating in the Unipolar Mode...................................................................................................................... 180
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................180
T
ABLE
29: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
)
WITHIN
THE
UNI I/O C
ONTROL
R
EGISTER
AND
THE
T
RANSMIT
DS3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
................................................................... 181
Figure 56. Illustration of AMI Line Code........................................................................................................................ 181
Figure 57. Illustration of two examples of B3ZS Encoding ........................................................................................... 182
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................182
T
ABLE
30: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/B3ZS*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
IPOLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
DS3 LIU I
NTERFACE
B
LOCK
........................................................................ 182
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................183
T
ABLE
31: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
............................................................. 183
Figure 58. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG are configured to
be updated on the rising edge of TxLineClk.................................................................................................. 183
Figure 59. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG are configured to
be updated on the falling edge of TxLineClk ................................................................................................. 184
4.2.6 Transmit Section Interrupt Processing ................................................................................................. 184
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04)........................................................................184
T
RANSMIT
DS3 FEAC C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
31).....................................185
T
RANSMIT
DS3 FEAC C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
31).....................................185
T
X
DS3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
X
34) .....................................................186
T
X
DS3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) .....................................................186
4.3 T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT72L52 (DS3 M
ODE
O
PERATION
) ............................................................... 187
Figure 60. The XRT72L52 Receive Section configured to operate in the DS3 Mode................................................... 187
4.3.1 The Receive DS3 LIU Interface Block.................................................................................................. 187
Figure 61. The Receive DS3 LIU Interface Block......................................................................................................... 188
Figure 62. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data............... 188
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................189
T
ABLE
32: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
....................................................... 189
Figure 63. IInterfacing the XRT72L52 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU .............................................. 189
Figure 64. AMI Line Code............................................................................................................................................. 190
Figure 65. Illustration of two examples of B3ZS Decoding........................................................................................... 191
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01)............................................................................................191
T
ABLE
33: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EGISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
..................................................................................................... 192
Figure 66. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the rising edge of RxLineClk...................................................................................................... 192
Figure 67. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the falling edge of RxLineClk ..................................................................................................... 192
4.3.2 The Receive DS3 Framer Block........................................................................................................... 193
Figure 68. The Receive DS3 Framer Block and the Associated Paths to Other Functional Blocks............................. 193
Figure 69. The State Machine Diagram for the Receive DS3 Framer block's Frame Acquisition/Maintenance Algorithm194
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) .....................................................195
T
ABLE
34: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (F
RAMING
ON
P
ARITY
)
WITHIN
THE
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
F
RAMING
A
CQUISITION
C
RITERIA
......................................................... 195
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) .....................................................196
T
ABLE
35: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (F-S
YNC
A
LGO
)
WITHIN
THE
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
F-
BIT
OOF D
ECLARATION
CRITERIA
USED
BY
THE
R
ECEIVE
DS3 F
RAMER
BLOCK
196
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) .....................................................196
T
ABLE
36: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
0 (M-S
YNC
A
LGO
)
WITHIN
THE
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
,
AND
THE
RESULTING
M-B
IT
OOF D
ECLARATION
C
RITERIA
USED
BY
THE
R
ECEIVE
DS3 F
RAMER
BLOCK
............................................................................................................................................................. 196
R
X
DS3 C
ONFIGURATION
AND
S
TATUS
R
EGISTER
, (A
DDRESS
= 0
X
10) .....................................................197
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