參數(shù)資料
型號： XRT72L52IQ
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP160
封裝： 28 X 28 MM, PLASTIC, QFP-160
文件頁數(shù)： 16/480頁
文件大?。?/td> 2918K
代理商： XRT72L52IQ
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XRT72L52
REV. 1.0.1
xr
TWO CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XIV
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
..................................................................................................... 403
Figure 179. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the rising edge of RxLineClk...................................................................................................... 404
Figure 180. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and RxNEG are to be
sampled on the falling edge of RxLineClk ..................................................................................................... 404
6.3.2 The Receive E3 Framer Block.............................................................................................................. 404
Figure 181. The Receive E3 Framer Block and the Associated Paths to Other Functional Blocks.............................. 405
Figure 182. The State Machine Diagram for the Receive E3 Framer E3 Frame Acquisition/Maintenance Algorithm.. 406
Figure 183. Illustration of the E3, ITU-T G.832 Framing Format................................................................................... 407
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................408
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................408
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................409
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................409
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................409
PMON F
RAMING
B
IT
/B
YTE
E
RROR
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
52) .....................................410
PMON F
RAMING
B
IT
/B
YTE
E
RROR
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
53) ......................................410
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................410
T
ABLE
82: T
HE
R
ELATIONSHIP
BETWEEN
THE
L
OGIC
S
TATE
OF
THE
R
X
OOF
AND
R
X
LOF
OUTPUT
PINS
,
AND
THE
F
RAMING
S
TATE
OF
THE
R
ECEIVE
E3 F
RAMER
BLOCK
.................................................................................................................411
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) .......................................................................411
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................411
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................412
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................412
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)....................................................................412
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................413
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................413
T
HE
M
AINTENANCE
AND
A
DAPTATION
(
MA
)
BYTE
FORMAT
..........................................................................413
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
1 - (E3, ITU-T G.832) (A
DDRESS
= 0
X
10)...........................414
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
13)....................................................................414
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................414
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)...........................................................415
Figure 184. Illustration of the Local Receive E3 Framer block, receiving an E3 Frame (from the Remote Terminal) with a
correct EM Byte............................................................................................................................................. 415
Figure 185. Illustration of the Local Receive E3 Framer block, transmitting an E3 Frame (to the Remote Terminal) with the
FEBE bit (within the MA byte-field) set to “0”................................................................................................. 416
Figure 186. Illustration of the Local Receive E3 Framer block, receiving an E3 Frame (from the Remote Terminal) with an
incorrect EM Byte. ......................................................................................................................................... 417
Figure 187. Illustration of the Local Receive E3 Framer block, transmitting an E3 Frame (to the Remote Terminal) with the
FEBE bit (within the MA byte-field) set to “1”................................................................................................. 417
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)....................................................................418
PMON P
ARITY
E
RROR
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
54) .......................................................418
PMON P
ARITY
E
RROR
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
55) ........................................................418
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)....................................................................419
PMON FEBE E
VENT
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
56)..........................................................419
PMON FEBE E
VENT
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
57)...........................................................419
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)....................................................................420
6.3.3 The Receive HDLC Controller Block.................................................................................................... 420
Figure 188. LAPD Message Frame Format.................................................................................................................. 421
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)..............................................................................422
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)..............................................................................422
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) ................................................................................422
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) ................................................................................423
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) ................................................................................423
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) ................................................................................424
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) ................................................................................424
T
ABLE
83: T
HE
R
ELATIONSHIP
BETWEEN
THE
C
ONTENTS
OF
R
X
LAPDT
YPE
[1:0]
BIT
-
FIELDS
AND
THE
PMDL M
ESSAGE
T
YPE
/S
IZE
425
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)..............................................................................425
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) ................................................................................425
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PDF描述
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XRT72L53-75L03PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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