REV. 1.0.0 I2C/SPI UART WITH 128-BYTE FIFO AND INTEGRATED LEVEL SHIFTERS 1 1 1 EMSR WR Xoff interrupt mode select LSR interrupt mo" />
參數(shù)資料
型號(hào)： XR20M1280L40-0B-EB
廠商： Exar Corporation
文件頁數(shù)： 22/63頁
文件大小： 0K
描述： EVAL BOARD FOR XR20M1280L40
產(chǎn)品培訓(xùn)模塊： XR21V141x Full-Speed USB UART Family
UARTs with Integrated Level Shifters
標(biāo)準(zhǔn)包裝： 1
主要目的： 接口，UART
已用 IC / 零件： XR20M1280L40
已供物品： 板
其它名稱： 1016-1627
XR20M1280
29
REV. 1.0.0
I2C/SPI UART WITH 128-BYTE FIFO AND INTEGRATED LEVEL SHIFTERS
1 1 1
EMSR
WR
Xoff
interrupt
mode
select
LSR
interrupt
mode
select
Rsvd
Modem
3-State
Control
Invert
RTS in
RS485
mode
Send
TX
imme-
diate
FIFO
count
control
bit-1
FIFO
count
control
bit-0
LCR
≠0xBF
FCTR[6]=1
SFR[0]=0
1 1 1
FC
RD
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
Baud Rate Generator Divisor
0 0 0
DREV
RD
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
LCR[7] = 1
LCR
≠0xBF
DLL= 0x00
DLM= 0x00
0 0 0
DLL
RD/WR
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
LCR[7] = 1
LCR
≠0xBF
DLD[7:6]
0 0 1
DLM
RD/WR
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
0 1 0
DLD
RD/WR
BRG
select
Enable
Indepen-
dent
BRG
4X Mode 8X Mode
Bit-3
Bit-2
Bit-1
Bit-0
LCR[7] = 1
LCR
≠0xBF
EFR[4] = 1
Enhanced Registers
0 0 0
FC
RD
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
LCR=0XBF
0 0 0
TRIG
WR
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
0 0 1
FCTR
RD/WR RX/TX
select
Swap
SPR
Trigger
Table
bit-1
Trigger
Table
bit-0
Auto
RS485
Half-
Duplex
invert
RX IR
Rsvd
PWRDN
#
control
0 1 0
EFR
RD/WR
Auto
CTS#
Enable
Auto
RTS#
Enable
Special
Char
Select
Enable
IER [7:4],
ISR [5:4],
FCR[5:3],
MCR[7:5],
DLD,
SHR,
SFR
Soft-
ware
Flow
Cntl
Bit-3
Soft-
ware
Flow
Cntl
Bit-2
Soft-
ware
Flow
Cntl
Bit-1
Soft-
ware
Flow
Cntl
Bit-0
1 0 0
XON1
RD/WR
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
LCR=0XBF
SFR[0]=0
1 0 1
XON2
RD/WR
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 1 0
XOFF1
RD/WR
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 1 1
XOFF2
RD/WR
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 0 0
GPIOINT RD/WR
Bit-15/
Bit-7
Bit-14/
Bit-6
Bit-13/
Bit-5
Bit-12/
Bit-4
Bit-11/
Bit-3
Bit-10/
Bit-2
Bit-9/
Bit-1
Bit-8/
Bit-0
LCR=0XBF
SFR[0]=1
1 0 1
GPIO3T RD/WR
Bit-15/
Bit-7
Bit-14/
Bit-6
Bit-13/
Bit-5
Bit-12/
Bit-4
Bit-11/
Bit-3
Bit-10/
Bit-2
Bit-9/
Bit-1
Bit-8/
Bit-0
1 1 0
GPIOINV RD/WR
Bit-15/
Bit-7
Bit-14/
Bit-6
Bit-13/
Bit-5
Bit-12/
Bit-4
Bit-11/
Bit-3
Bit-10/
Bit-2
Bit-9/
Bit-1
Bit-8/
Bit-0
1 1 1
GPIOSEL RD/WR
Bit-15/
Bit-7
Bit-14/
Bit-6
Bit-13/
Bit-5
Bit-12/
Bit-4
Bit-11/
Bit-3
Bit-10/
Bit-2
Bit-9/
Bit-1
Bit-8/
Bit-0
TABLE 10: INTERNAL REGISTERS DESCRIPTION. SHADED BITS ARE ENABLED WHEN EFR BIT-4=1
ADDRESS
A2-A0
REG
NAME
READ/
WRITE
BIT-7
BIT-6
BIT-5
BIT-4
BIT-3
BIT-2
BIT-1
BIT-0
COMMENT
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PDF描述
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