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參數(shù)資料
| 型號： | XIO2200AZGW |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 43/202頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PCI-EXPRESS/BUS BRIDGE 176BGA |
| 產(chǎn)品培訓模塊： | PCI Express Basics |
| 標準包裝： | 126 |
| 應用： | PCI Express 至 PCI 轉(zhuǎn)換橋 |
| 接口： | PCI |
| 電源電壓： | 1.35 V ~ 1.65 V，3 V ~ 3.6 V |
| 封裝/外殼： | 176-LFBGA |
| 供應商設備封裝： | 176-BGA MICROSTAR（15x15） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
| 產(chǎn)品目錄頁面： | 882 (CN2011-ZH PDF) |
| 配用： | XIO2200AEVM-ND - XIO2200AEVM |
| 其它名稱： | 296-19567 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁當前第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁
1394 OHCI—PCI Configuration Space
124
March 5 2007 June 2011
SCPS154C
7.22 PCI Miscellaneous Configuration Register
The PCI miscellaneous configuration register provides miscellaneous PCI-related configuration. See
Table 718 for a complete description of the register contents.
PCI register offset:
F0h
Register type:
Read/Write, Read-only
Default value:
0000 0800h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
Table 718. Miscellaneous Configuration Register
BIT
FIELD NAME
TYPE
DESCRIPTION
3116
RSVD
R
Reserved. Bits 3116 return 0000h when read.
15
PME_D3COLD
R
PME support from D3cold. The 1394a OHCI core does not support PME generation from D3cold.
Therefore, this bit is tied to 0b.
1412
RSVD
R
Reserved. Bits 1412 return 000b when read.
11
PCI2_3_EN
R
PCI 2.3 enable. The 1394 OHCI core always conforms to the PCI 2.3 specification; therefore, this bit
is tied to 1b.
10
IGNORE_
MSTRINT_
ENA_FOR_PME
RW
IGNORE_MSTRINT_ENA_FOR_PME bit for PME generation. When set, this bit causes bit 26 of the
OHCI vendor ID register (OHCI offset 40h, see Section 8.15) to read 1b. Otherwise, bit 26 reads 0b.
0 = PME behavior generated from unmasked interrupt bits and IntMask.masterIntEnable bit
(default)
1 = PME generation does not depend on the value of IntMask.masterIntEnable
98
MR_ENHANCE
RW
This field selects the read command behavior of the PCI master for read transactions of greater than
two data phases. For read transactions of one or two data phases, a memory read command is used.
00 = Memory read line (default)
01 = Memory read
10 = Memory read multiple
11 = Reserved, behavior reverts to default
7
PCI_PM_
VERSION_CTRL
RW
PCI power management version control. This bit controls the value reported in the Version field of the
power management capabilities register of the 1394 OHCI function.
0 = Version fields report 010b for Power Management 1.1 compliance (default)
1 = Version fields report 011b for Power Management 1.2 compliance
65
RSVD
R
Reserved. Bits 65 return 00b when read.
4
DIS_TGT_ABT
RW
Disable target abort. Bit 4 controls the no-target-abort mode, in which the OHCI controller returns
indeterminate data instead of signaling target abort. The OHCI LLC is divided into the PCLK and
SCLK domains. If software tries to access registers in the link that are not active because the
SCLK is disabled, then a target abort is issued by the link. On some systems, this can cause a
problem resulting in a fatal system error. Enabling this bit allows the link to respond to these types
of requests by returning FFh.
0 = Responds with OHCI-Lynx compatible target abort (default)
1 = Responds with indeterminate data equal to FFh. It is recommended that this bit be set to 1b
3
SB_EN
RW
Serial bus enable. In the bridge, the serial bus interface is controlled using the bridge configuration
registers. Therefore, this bit has no effect in the 1394a OHCI function. The default value for this bit is
0b.
2
DISABLE_
SCLKGATE
RW
Disable SCLK test feature. This bit controls locking or unlocking the SCLK to the 1394a OHCI core
PCI bus clock input. This is a test feature only and must be cleared to 0b (all applications).
0 = Hardware decides auto-gating of the PHY clock (default)
1 = Disables auto-gating of the PHY clock
These bits are reset by a PCI Express reset (PERST), a GRST, or the internally-generated power-on reset.
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