參數(shù)資料
型號(hào)： XIO2200AZGW
廠商： Texas Instruments
文件頁(yè)數(shù)： 31/202頁(yè)
文件大?。?/td> 0K
描述： IC PCI-EXPRESS/BUS BRIDGE 176BGA
產(chǎn)品培訓(xùn)模塊： PCI Express Basics
標(biāo)準(zhǔn)包裝： 126
應(yīng)用： PCI Express 至 PCI 轉(zhuǎn)換橋
接口： PCI
電源電壓： 1.35 V ~ 1.65 V，3 V ~ 3.6 V
封裝/外殼： 176-LFBGA
供應(yīng)商設(shè)備封裝： 176-BGA MICROSTAR（15x15）
包裝： 托盤(pán)
安裝類型： 表面貼裝
產(chǎn)品目錄頁(yè)面： 882 (CN2011-ZH PDF)
配用： XIO2200AEVM-ND - XIO2200AEVM
其它名稱： 296-19567
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1394 OHCI—PCI Configuration Space
113
March 5 2007 June 2011
SCPS154C
7
1394 OHCI—PCI Configuration Space
The 1394 OHCI core is integrated as a PCI device behind the PCI-Express to PCI Bridge. The configuration
header for the 1394 OHCI portion of the design is compliant with the PCI Specification as a standard header.
Table 71 illustrates the configuration header that includes both the predefined portion of the configuration
space and the user definable registers.
Since the 1394 OHCI configuration space is accessed over the bridge secondary PCI bus, PCI Express type
1 configuration read and write transactions are required when accessing these registers. The 1394 OHCI
configuration register map is accessed as device number 0 and function number 0. Of course, the bus number
is determined by the value that is loaded into the Secondary Bus Number field at offset 19h within the PCI
Express configuration register map.
All bits marked with a are reset by a PCI Express reset (PERST), a GRST, or the internally-generated
power-on reset. The remaining register bits are reset by a PCI Express hot reset, PERST, GRST, or the
internally-generated power-on reset.
Table 71. 1394 OHCI Configuration Register Map
REGISTER NAME
OFFSET
Device ID
Vendor ID
00h
Status
Command
04h
Class code
Revision ID
08h
BIST
Header type
Latency timer
Cache line size
0Ch
OHCI base address
10h
TI extension base address
14h
CIS base address
18h
Reserved
1Ch27h
CIS pointer
28h
Subsystem ID
Subsystem vendor ID
2Ch
Reserved
30h
Reserved
PCI power management capabilities pointer
34h
Reserved
38h
Maximum latency
Minimum grant
Interrupt pin
Interrupt line
3Ch
PCI OHCI control
40h
Power management capabilities
Next item pointer
Capability ID
44h
PM data (RSVD)
PMCSR_BSE
Power management control and status
48h
Reserved
4ChEBh
PCI PHY control
ECh
Miscellaneous configuration
F0h
Link enhancement control
F4h
Subsystem access
F8h
TI proprietary
FCh
One or more bits in this register are reset by a PCI Express reset (PERST), a GRST, or the internally-generated power-on reset.
7.1
Vendor ID Register
The vendor ID register contains a value allocated by the PCI SIG and identifies the manufacturer of the OHCI
controller. The vendor ID assigned to Texas Instruments is 104Ch.
PCI register offset:
00h
Register type:
Read-only
Default value:
104Ch
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
1
0
1
0
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