- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄4257 > XCV50E-7PQ240I (Xilinx Inc)IC FPGA 1.8V I-TEMP 240-PQFP PDF資料下載
參數(shù)資料
| 型號(hào)： | XCV50E-7PQ240I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 224/233頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 240-PQFP |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 384 |
| 邏輯元件/單元數(shù)： | 1728 |
| RAM 位總計(jì)： | 65536 |
| 輸入/輸出數(shù)： | 158 |
| 門(mén)數(shù)： | 71693 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 240-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 240-PQFP（32x32） |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)當(dāng)前第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)第233頁(yè)
Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 4 of 4
DS022-4 (v3.0) March 21, 2014
4
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
CS144 Chip-Scale Package
XCV50E, XCV100E, XCV200E, XCV300E and XCV400E
devices in CS144 Chip-scale packages have footprint com-
patibility. In the CS144 package, bank pairs that share a
side are internally interconnected, permitting four choices
Pins labeled I0_VREF can be used as either in all parts
unless device-dependent, as indicated in the footnotes. If
the pin is not used as VREF, it can be used as general I/O.
Pair information.
Table 3: I/O Bank Pairs and Shared Vcco Pins
Paired Banks
Shared VCCO Pins
Banks 0 & 1
A2, A13, D7
Banks 2 & 3
B12, G11, M13
Banks 4 & 5
N1, N7, N13
Banks 6 & 7
B2, G2, M2
Table 4: CS144 — XCV50E, XCV100E, XCV200E
Bank
Pin Description
Pin #
0GCK3
A6
0IO
B3
0
IO_VREF_L0N_YY
B42
0
IO_L0P_YY
A4
0
IO_L1N_YY
B5
0
IO_L1P_YY
A5
0
IO_LVDS_DLL_L2N
C6
0
IO_VREF
A31
0IO_VREF
C4
0IO_VREF
D6
1GCK2
A7
1IO
A8
1
IO_LVDS_DLL_L2P
B7
1
IO_L3N_YY
C8
1
IO_L3P_YY
D8
1
IO_L4N_YY
C9
1
IO_VREF_L4P_YY
D92
1
IO_WRITE_L5N_YY
C10
1
IO_CS_L5P_YY
D10
1
IO_VREF
A10
1
IO_VREF
B8
1
IO_VREF
B101
2IO
D12
2IO
F12
2
IO_DOUT_BUSY_L6P_YY
C11
2
IO_DIN_D0_L6N_YY
C12
2
IO_D1_L7N
E10
2
IO_VREF_L7P
D132
2IO_L8N_YY
E13
2
IO_D2_L8P_YY
E12
2
IO_D3_L9N
F11
2
IO_VREF_L9P
F10
2
IO_L10P
F13
2
IO_VREF
C131
2
IO_VREF
D11
3IO
H13
3IO
K13
3
IO_L10N
G13
3
IO_VREF_L11N
H11
3
IO_D4_L11P
H12
3
IO_D5_L12N_YY
J13
3
IO_L12P_YY
H10
3
IO_VREF_L13N
J102
3
IO_D6_L13P
J11
3
IO_INIT_L14N_YY
L13
3
IO_D7_L14P_YY
K10
3
IO_VREF
K111
3
IO_VREF
K12
4GCK0
K7
4IO
M8
4IO
M10
Table 4: CS144 — XCV50E, XCV100E, XCV200E
Bank
Pin Description
Pin #
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ASM43DRMN | CONN EDGECARD 86POS .156 WW |
| AGM43DRMN | CONN EDGECARD 86POS .156 WW |
| AYM43DRMH | CONN EDGECARD 86POS .156 WW |
| ASM43DRMH | CONN EDGECARD 86POS .156 WW |
| AGM43DRMH | CONN EDGECARD 86POS .156 WW |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV50E-7PQG240C | 制造商:Xilinx 功能描述:IC SYSTEM GATE 制造商:Xilinx 功能描述:FPGA VIRTEX-E 20.736K GATES 1728 CELLS 400MHZ 0.18UM 1.8V 24 - Trays |
| XCV50E-8BG240C | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV50E-8BG240I | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV50E-8CS144C | 功能描述:IC FPGA 1.8V C-TEMP 144-CSBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex®-E 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門(mén)數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27） |
| XCV50E-8CS144I | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。