參數(shù)資料
型號(hào)： XC3S1200E-5FTG256C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 32/227頁(yè)
文件大小： 0K
描述： IC FPGA SPARTAN3E 1200K 256FTBGA
標(biāo)準(zhǔn)包裝： 90
系列： Spartan®-3E
LAB/CLB數(shù)： 2168
邏輯元件/單元數(shù)： 19512
RAM 位總計(jì)： 516096
輸入/輸出數(shù)： 190
門數(shù)： 1200000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FTBGA
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)當(dāng)前第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)
Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
127
Table 88: Setup and Hold Times for the IOB Input Path
Symbol
Description
Conditions
IFD_
DELAY_
VALUE=
Device
Speed Grade
Units
-5
-4
Min
Setup Times
TIOPICK
Time from the setup of data at
the Input pin to the active
transition at the ICLK input of the
Input Flip-Flop (IFF). No Input
Delay is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE = 0
0
All
1.84
2.12
ns
TIOPICKD
Time from the setup of data at
the Input pin to the active
transition at the IFF’s ICLK input.
The Input Delay is programmed.
LVCMOS25(2),
IFD_DELAY_VALUE =
default software setting
2
XC3S100E
6.12
7.01
ns
3
All Others
6.76
7.72
Hold Times
TIOICKP
Time from the active transition at
the IFF’s ICLK input to the point
where data must be held at the
Input pin. No Input Delay is
programmed.
LVCMOS25(3),
IFD_DELAY_VALUE = 0
0
All
–0.76
ns
TIOICKPD
Time from the active transition at
the IFF’s ICLK input to the point
where data must be held at the
Input pin. The Input Delay is
programmed.
LVCMOS25(3),
IFD_DELAY_VALUE =
default software setting
2
XC3S100E
–3.93
ns
3
All Others
–3.50
Set/Reset Pulse Width
TRPW_IOB
Minimum pulse width to SR
control input on IOB
All
1.57
1.80
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 95 and are based on the operating conditions set forth in
2.
This setup time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, add the
appropriate Input adjustment from Table 91.
3.
These hold times require adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, subtract
the appropriate Input adjustment from Table 91. When the hold time is negative, it is possible to change the data before the clock’s active
edge.
Table 89: Sample Window (Source Synchronous)
Symbol
Description
Max
Units
TSAMP
Setup and hold capture window of an
IOB input flip-flop
The input capture sample window value is highly specific to a particular
application, device, package, I/O standard, I/O placement, DCM usage,
and clock buffer. Please consult the appropriate Xilinx application note
for application-specific values.
XAPP485: 1:7 Deserialization in Spartan-3E FPGAs at Speeds Up to
666 Mbps
ps
相關(guān)PDF資料
PDF描述
ACC60DRXH CONN EDGECARD 120PS .100 DIP SLD
GCB100DHAR CONN EDGECARD 200PS R/A .050 SLD
3341-25 CONN JACKSOCKET M2.5/M2 0.41"
XC3S1200E-4FTG256I IC FPGA SPARTAN3E 1200K 256FTBGA
XC6SLX25T-N3CSG324C IC FPGA SPARTAN-6 324CSBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC3S1200E-5FTG256I 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family
XC3S1200E-5PQ208C 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family
XC3S1200E-5PQ208I 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family
XC3S1200E-5PQG208C 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family
XC3S1200E-5PQG208I 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*