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參數(shù)資料
| 型號： | XC3S1200E-5FTG256C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 227/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN3E 1200K 256FTBGA |
| 標準包裝： | 90 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 2168 |
| 邏輯元件/單元數(shù)： | 19512 |
| RAM 位總計： | 516096 |
| 輸入/輸出數(shù)： | 190 |
| 門數(shù)： | 1200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FTBGA |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
99
FPGA passes configuration data via its DOUT output pin to
the next FPGA on the falling CCLK edge.
Table 66: Slave Serial Mode Connections
Pin Name
FPGA Direction
Description
During Configuration
After Configuration
HSWAP
Input
User I/O Pull-Up Control. When
Low during configuration, enables
pull-up resistors in all I/O pins to
respective I/O bank
VCCO input.
0: Pull-up during configuration
1: No pull-ups
Drive at valid logic level
throughout configuration.
User I/O
M[2:0]
Input
Mode Select. Selects the FPGA
configuration mode. See Design
M2 =1, M1 =1, M0 =1 Sampled
when INIT_B goes High.
User I/O
DIN
Input
Data Input.
Serial data provided by host.
FPGA captures data on rising
CCLK edge.
User I/O
CCLK
Input
Configuration Clock. If CCLK
PCB trace is long or has multiple
connections, terminate this output
to maintain signal integrity. See
External clock.
User I/O
INIT_B
Open-drain
bidirectional I/O
Initialization Indicator. Active
Low. Goes Low at start of
configuration during Initialization
memory clearing process.
Released at end of memory
clearing, when mode select pins
are sampled. In daisy-chain
applications, this signal requires
an external 4.7 k
Ω pull-up resistor
to VCCO_2.
Active during configuration. If
CRC error detected during
configuration, FPGA drives
INIT_B Low.
User I/O. If unused in the
application, drive INIT_B
High.
DONE
Open-drain
bidirectional I/O
FPGA Configuration Done. Low
during configuration. Goes High
when FPGA successfully
completes configuration. Requires
external 330
Ω pull-up resistor to
2.5V.
Low indicates that the FPGA is not
yet configured.
Pulled High via external
pull-up. When High,
indicates that the FPGA
successfully configured.
PROG_B
Input
Program FPGA. Active Low.
When asserted Low for 500 ns or
longer, forces the FPGA to restart
its configuration process by
clearing configuration memory and
resetting the DONE and INIT_B
pins once PROG_B returns High.
Recommend external 4.7 k
Ω
pull-up resistor to 2.5V. Internal
pull-up value may be weaker (see
Table 78). If driving externally with
a 3.3V output, use an open-drain
or open-collector driver or use a
current limiting series resistor.
Must be High to allow
configuration to start.
Drive PROG_B Low and
release to reprogram
FPGA.
相關PDF資料 |
PDF描述 |
|---|---|
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| XC6SLX25T-N3CSG324C | IC FPGA SPARTAN-6 324CSBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S1200E-5FTG256I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-5PQ208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-5PQ208I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-5PQG208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-5PQG208I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
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