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參數(shù)資料
| 型號(hào)： | XC3S1200E-4FTG256I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 51/227頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN3E 1200K 256FTBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 2168 |
| 邏輯元件/單元數(shù)： | 19512 |
| RAM 位總計(jì)： | 516096 |
| 輸入/輸出數(shù)： | 190 |
| 門數(shù)： | 1200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
144
Phase Shifter (PS)
Miscellaneous DCM Timing
Table 108: Recommended Operating Conditions for the PS in Variable Phase Mode
Symbol
Description
Speed Grade
Units
-5
-4
MinMax
Operating Frequency Ranges
PSCLK_FREQ
(FPSCLK)
Frequency for the PSCLK input
1
167
1
167
MHz
Input Pulse Requirements
PSCLK_PULSE
PSCLK pulse width as a percentage of the PSCLK period
40%
60%
40%
60%
-
Table 109: Switching Characteristics for the PS in Variable Phase Mode
Symbol
Description
Equation
Units
Phase Shifting Range
Maximum allowed number of DCM_DELAY_STEP steps
for a given CLKIN clock period, where T = CLKIN clock
period in ns. If using CLKIN_DIVIDE_BY_2 = TRUE,
double the effective clock period.(3)
CLKIN
< 60 MHz
±[INTEGER(10
(TCLKIN – 3 ns))]
steps
CLKIN
≥ 60 MHz
±[INTEGER(15
(TCLKIN – 3 ns))]
steps
FINE_SHIFT_RANGE_MIN
Minimum guaranteed delay for variable phase shifting
±[MAX_STEPS
DCM_DELAY_STEP_MIN]
ns
FINE_SHIFT_RANGE_MAX
Maximum guaranteed delay for variable phase shifting
±[MAX_STEPS
DCM_DELAY_STEP_MAX]
ns
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 77 and Table 108.
2.
The maximum variable phase shift range, MAX_STEPS, is only valid when the DCM is has no initial fixed phase shifting, i.e., the
PHASE_SHIFT attribute is set to 0.
3.
The DCM_DELAY_STEP values are provided at the bottom of Table 105.
Table 110: Miscellaneous DCM Timing
Symbol
Description
Min
Max
Units
DCM_RST_PW_MIN(1)
Minimum duration of a RST pulse width
3
-CLKIN
cycles
DCM_RST_PW_MAX(2)
Maximum duration of a RST pulse width
N/A
seconds
DCM_CONFIG_LAG_TIME(3)
Maximum duration from VCCINT applied to FPGA configuration
successfully completed (DONE pin goes High) and clocks
applied to DCM DLL
N/A
minutes
Notes:
1.
This limit only applies to applications that use the DCM DLL outputs (CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV).
The DCM DFS outputs (CLKFX, CLKFX180) are unaffected.
2.
This specification is equivalent to the Virtex-4 DCM_RESET specfication.This specification does not apply for Spartan-3E FPGAs.
3.
This specification is equivalent to the Virtex-4 TCONFIG specification. This specification does not apply for Spartan-3E FPGAs.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC6SLX25T-N3CSG324C | IC FPGA SPARTAN-6 324CSBGA |
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| FMM22DRKN | CONN EDGECARD 44POS DIP .156 SLD |
| FMM22DRKH | CONN EDGECARD 44POS DIP .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S1200E-4PQ208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
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