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參數(shù)資料
| 型號： | XC3S1200E-4FTG256I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 190/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN3E 1200K 256FTBGA |
| 標準包裝： | 90 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 2168 |
| 邏輯元件/單元數(shù)： | 19512 |
| RAM 位總計： | 516096 |
| 輸入/輸出數(shù)： | 190 |
| 門數(shù)： | 1200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FTBGA |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
65
Direct Connections
Direct connect lines route signals to neighboring tiles:
vertically, horizontally, and diagonally. These lines most
often drive a signal from a “source” tile to a double, hex, or
long line and conversely from the longer interconnect back
to a direct line accessing a “destination” tile.
Global Controls (STARTUP_SPARTAN3E)
In addition to the general-purpose interconnect, Spartan-3E
FPGAs have two global logic control signals, as described
in Table 43. These signals are available to the FPGA
application via the STARTUP_SPARTAN3E primitive.
The Global Set/Reset (GSR) signal replaces the global
reset signal included in many ASIC-style designs. Use the
GSR control instead of a separate global reset signal in the
design to free up CLB inputs, resulting in a smaller, more
efficient design. Similarly, the GSR signal is asserted
automatically during the FPGA configuration process,
guaranteeing that the FPGA starts-up in a known state.
The STARTUP_SPARTAN3E primitive also includes two
other signals used specifically during configuration. The
MBT signals are for Dynamically Loading Multiple
CLK input is an alternate clock for configuration Start-Up,
Table 43: Spartan-3E Global Logic Control Signals
Global Control
Input
Description
GSR
Global Set/Reset: When High,
asynchronously places all registers and
flip-flops in their initial state (see Initialization,
page 32). Asserted automatically during the
FPGA configuration process (see Start-Up,
page 106).
GTS
Global Three-State: When High,
asynchronously forces all I/O pins to a
high-impedance state (Hi-Z, three-state).
相關PDF資料 |
PDF描述 |
|---|---|
| XC6SLX25T-N3CSG324C | IC FPGA SPARTAN-6 324CSBGA |
| 3341-13BULK | CONN JACKSOCKET M2.5/4-40 0.35" |
| FMM22DSEN | CONN EDGECARD 44POS .156 EYELET |
| FMM22DRKN | CONN EDGECARD 44POS DIP .156 SLD |
| FMM22DRKH | CONN EDGECARD 44POS DIP .156 SLD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S1200E-4PQ208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-4PQ208I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-4PQG208C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-4PQG208I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-4TQ144C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
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