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參數(shù)資料
| 型號： | XAM1808AZCE4 |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 64/264頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ARM PROCESSOR 361NFBGA |
| 標準包裝： | 160 |
| 系列： | Sitara ARM®, Cortex™A8 |
| 處理器類型： | ARM 微處理器 |
| 速度： | 456MHz |
| 電壓： | 1.25 V ~ 1.35 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 361-LFBGA |
| 供應商設備封裝： | 361-NFBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 296-27534 XAM1808AZCE4-ND |
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SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014
Table 6-66. Additional SPI0 Master Timings, 4-Pin Enable Option (1)(2)(3)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Polarity = 0, Phase = 0,
3P+5
3P+6
to SPI0_CLK rising
Polarity = 0, Phase = 1,
0.5M+3P+5
0.5M+3P+6
to SPI0_CLK rising
Delay from slave assertion of SPI0_ENA
17
td(ENA_SPC)M
ns
active to first SPI0_CLK from master.(4)
Polarity = 1, Phase = 0,
3P+5
3P+6
to SPI0_CLK falling
Polarity = 1, Phase = 1,
0.5M+3P+5
0.5M+3P+6
to SPI0_CLK falling
Polarity = 0, Phase = 0,
0.5M+P+5
0.5M+P+6
from SPI0_CLK falling
Polarity = 0, Phase = 1,
P+5
P+6
Max delay for slave to deassert SPI0_ENA
from SPI0_CLK falling
18
td(SPC_ENA)M
after final SPI0_CLK edge to ensure
ns
Polarity = 1, Phase = 0,
master does not begin the next transfer.(5)
0.5M+P+5
0.5M+P+6
from SPI0_CLK rising
Polarity = 1, Phase = 1,
P+5
P+6
from SPI0_CLK rising
(1)
These parameters are in addition to the general timings for SPI master modes (Table 6-64).
(2)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four master clocking modes.
(4)
In the case where the master SPI is ready with new data before SPI0_ENA assertion.
(5)
In the case where the master SPI is ready with new data before SPI0_EN A deassertion.
Table 6-67. Additional SPI0 Master Timings, 4-Pin Chip Select Option (1)(2)(3)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Polarity = 0, Phase = 0,
2P-1
2P-2
2P-3
to SPI0_CLK rising
Polarity = 0, Phase = 1,
0.5M+2P-1
0.5M+2P-2
0.5M+2P-3
to SPI0_CLK rising
Delay from SPI0_SCS active to first
19
td(SCS_SPC)M
ns
SPI0_CLK(4) (5)
Polarity = 1, Phase = 0,
2P-1
2P-2
2P-3
to SPI0_CLK falling
Polarity = 1, Phase = 1,
0.5M+2P-1
0.5M+2P-2
0.5M+2P-3
to SPI0_CLK falling
(1)
These parameters are in addition to the general timings for SPI master modes (Table 6-64).
(2)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four master clocking modes.
(4)
In the case where the master SPI is ready with new data before SPI0_SCS assertion.
(5)
This delay can be increased under software control by the register bit field SPIDELAY.C2TDELAY[4:0].
156
Peripheral Information and Electrical Specifications
Copyright 2010–2014, Texas Instruments Incorporated
Product Folder Links: AM1808
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| XAM1808AZWT3 | 制造商:Texas Instruments 功能描述:ARM MICROPROCESSOR - Tape and Reel |
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