Table 6-65. General Timing Requirements for SPI0 Slave Modes
參數(shù)資料
型號(hào)： XAM1808AZCE4
廠商： Texas Instruments
文件頁(yè)數(shù)： 63/264頁(yè)
文件大小： 0K
描述： IC ARM PROCESSOR 361NFBGA
標(biāo)準(zhǔn)包裝： 160
系列： Sitara ARM®, Cortex™A8
處理器類型： ARM 微處理器
速度： 456MHz
電壓： 1.25 V ~ 1.35 V
安裝類型： 表面貼裝
封裝/外殼： 361-LFBGA
供應(yīng)商設(shè)備封裝： 361-NFBGA（13x13）
包裝： 托盤
其它名稱： 296-27534
XAM1808AZCE4-ND
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SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014
Table 6-65. General Timing Requirements for SPI0 Slave Modes(1)
1.3V, 1.2V
1.1V
1.0V
NO.
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
9
tc(SPC)S
Cycle Time, SPI0_CLK, All Slave Modes
40(2)
50(2)
60(2)
ns
10
tw(SPCH)S
Pulse Width High, SPI0_CLK, All Slave Modes
18
22
27
ns
11
tw(SPCL)S
Pulse Width Low, SPI0_CLK, All Slave Modes
18
22
27
ns
Polarity = 0, Phase = 0,
2P
to SPI0_CLK rising
Polarity = 0, Phase = 1,
Setup time, transmit data
2P
to SPI0_CLK rising
written to SPI before initial
12
tsu(SOMI_SPC)S
ns
clock edge from
Polarity = 1, Phase = 0,
2P
master.(3) (4)
to SPI0_CLK falling
Polarity = 1, Phase = 1,
2P
to SPI0_CLK falling
Polarity = 0, Phase = 0,
17
20
27
from SPI0_CLK rising
Polarity = 0, Phase = 1,
17
20
27
Delay, subsequent bits valid from SPI0_CLK falling
13
td(SPC_SOMI)S
on SPI0_SOMI after
ns
Polarity = 1, Phase = 0,
transmit edge of SPI0_CLK
17
20
27
from SPI0_CLK falling
Polarity = 1, Phase = 1,
17
20
27
from SPI0_CLK rising
Polarity = 0, Phase = 0,
0.5S-6
0.5S-16
0.5S-20
from SPI0_CLK falling
Polarity = 0, Phase = 1,
0.5S-6
0.5S-16
0.5S-20
Output hold time,
from SPI0_CLK rising
14
toh(SPC_SOMI)S SPI0_SOMI valid after
ns
Polarity = 1, Phase = 0,
receive edge of SPI0_CLK
0.5S-6
0.5S-16
0.5S-20
from SPI0_CLK rising
Polarity = 1, Phase = 1,
0.5S-6
0.5S-16
0.5S-20
from SPI0_CLK falling
Polarity = 0, Phase = 0,
1.5
to SPI0_CLK falling
Polarity = 0, Phase = 1,
1.5
Input Setup Time,
to SPI0_CLK rising
15
tsu(SIMO_SPC)S SPI0_SIMO valid before
ns
Polarity = 1, Phase = 0,
receive edge of SPI0_CLK
1.5
to SPI0_CLK rising
Polarity = 1, Phase = 1,
1.5
to SPI0_CLK falling
Polarity = 0, Phase = 0,
4
5
from SPI0_CLK falling
Polarity = 0, Phase = 1,
4
5
Input Hold Time,
from SPI0_CLK rising
16
tih(SPC_SIMO)S
SPI0_SIMO valid after
ns
Polarity = 1, Phase = 0,
receive edge of SPI0_CLK
4
5
from SPI0_CLK rising
Polarity = 1, Phase = 1,
4
5
from SPI0_CLK falling
(1)
P = SYSCLK2 period; S = tc(SPC)S (SPI slave bit clock period)
(2)
This timing is limited by the timing shown or 3P, whichever is greater.
(3)
First bit may be MSB or LSB depending upon SPI configuration. SO(0) refers to first bit and SO(n) refers to last bit output on
SPI0_SOMI. SI(0) refers to the first bit input and SI(n) refers to the last bit input on SPI0_SIMO.
(4)
Measured from the termination of the write of new data to the SPI module, In analyzing throughput requirements, additional internal bus
cycles must be accounted for to allow data to be written to the SPI module by the CPU.
Copyright 2010–2014, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
155
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