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參數(shù)資料
| 型號(hào)： | UPD78F9212CS-CAB-A |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 119/175頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 4KB FLASH 16PIN |
| 標(biāo)準(zhǔn)包裝： | 400 |
| 系列： | 78K0S/Kx1+ |
| 核心處理器： | 78K0S |
| 芯體尺寸： | 8-位 |
| 速度： | 10MHz |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 13 |
| 程序存儲(chǔ)器容量： | 4KB（4K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 128 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 4x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 16-DIP（0.300"，7.62mm） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁當(dāng)前第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁
CHAPTER 3 CPU ARCHITECTURE
User’s Manual U16994EJ6V0UD
46
Table 3-3. Special Function Registers (3/3)
Bit No.
Number of Bits
Manipulated
Simultaneously
Address
Symbol
7
6
5
4
3
2
1
0
R/W
1
8
16
After
Reset
Reference
page
FFA0H
PFCMD
REG7
REG6
REG5
REG4
REG3
REG2
REG1
REG0
W
√
Undefined
237
FFA1H
PFS
0
WEPR
ERR
VCE
RR
FPR
ERR
√
00H
237
FFA2H
FLPMC
0
PRSEL
F4
PRSEL
F3
PRSEL
F2
PRSEL
F1
PRSEL
F0
0
FLSPM
√
Undefined
236
FFA3H
FLCMD
0
FLCMD
2
FLCMD
1
FLCM
D0
√
00H
239
FFA4H
FLAPL
FLAP7
FLAP6
FLAP5
FLAP4
FLAP3
FLAP2
FLAP1
FLAP0
√
240
FFA5H
FLAPH
0
FLA
P11
FLA
P10
FLA
P9
FLA
P8
√
Undefined
240
FFA6H
FLAPHC
0
FLAP
C11
FLAP
C10
FLAP
C9
FLAP
C8
√
240
FFA7H
FLAPLC
FLAP
C7
FLAP
C6
FLAP
C5
FLAP
C4
FLAP
C3
FLAP
C2
FLAP
C1
FLAP
C0
√
240
FFA8H
FLW
FLW7
FLW6
FLW5
FLW4
FLW3
FLW2
FLW1
FLW0
R/W
√
00H
241
FFA9H to
FFDFH
FFE0H
IF0
<ADIF>
Note 1
<TMIF
010>
<TMIF
000>
<TMIF
H1>
<PIF1>
<PIF0> <LVIIF>
0
R/W
√
00H
180
FFE1H to
FFE3H
FFE4H
MK0
<ADM
K>
Note 1
<TMM
K010>
<TMM
K000>
<TMM
KH1>
<PMK
1>
<PMK
0>
<LVI
MK>
1
R/W
√
FFH
181
FFE5H to
FFEBH
FFECH
INTM0
0
ES11
ES10
ES01
ES00
0
R/W
√
00H
181
FFEDH
to FFF2H
FFF3H
PPCC
0
PPCC1 PPCC0
√
02H
76
FFF4H
OSTS
0
OSTS1
OSTS0
R/W
√
Undefined
Note 2
78, 189
FFF5H to
FFFAH
FFFBH
PCC
0
PCC1
0
R/W
√
02H
76
FFFCH
to FFFFH
Notes 1.
μPD78F921x only
2.
The oscillation stabilization time that elapses after release of reset is selected by the option byte. For
details, refer to CHAPTER 15 OPTION BYTE.
Remark
For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0S,
and is defined as an sfr variable using the #pragma sfr directive in the CC78K0S.
<R>
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