參數(shù)資料
型號： UPD784224YGK-XXX-9EU
元件分類： 微控制器/微處理器
英文描述： 16-BIT, MROM, 12.5 MHz, MICROCONTROLLER, PQFP80
封裝： 12 X 12 MM, PLASTIC, TQFP-80
文件頁數(shù)： 239/423頁
文件大小： 5526K
代理商： UPD784224YGK-XXX-9EU
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313
CHAPTER 18
I2C BUS MODE (
PD784225Y SUBSERIES ONLY)
User’s Manual U12697EJ4V1UD
Figure 18-13. Wait Signal (2/2)
(2) Both the master and slave have 9-clock waits
(Master: Transmitting, Slave: Receiving, ACKE0 = 1)
Master
Slave
Transfer lines
IIC0
SCL0
6789
23
Both the master and slave wait
after nine clocks are output.
IIC0
← data (wait release)
IIC0
← FFH or WREL0 ← 1
IIC0
SCL0
SDA0
D2
D1
6789
123
D0
ACK
D6
D5
ACKE0
H
D7
Output in accordance with the preset ACKE0
1
Remark
ACKE0:
Bit 2 in I2C bus control register 0 (IICC0)
WREL0: Bit 5 in I2C bus control register 0 (IICC0)
A wait is automatically generated by setting bit 3 (WTIM0) of I2C bus control register 0 (IICC0).
Normally, when bit 5 (WREL0) = 1 in IICC0 or FFH is written to serial shift register 0 (IIC0), the receiving side
releases the wait; when data is written to IIC0, the transmitting side releases the wait.
In the master, the wait can be released by the following methods.
IICC0 bit 1 (STT0) = 1
IICC0 bit 0 (SPT0) = 1
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