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參數(shù)資料
| 型號： | UPD703215 |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 535/861頁 |
| 文件大?。?/td> | 4428K |
| 代理商： | UPD703215 |
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CHAPTER 19 I
2
C BUS
User’s Manual U16890EJ1V0UD
535
(4/4)
SPT0
Stop condition trigger
0
Stop condition is not generated.
1
Stop condition is generated (termination of master device’s transfer).
After the SDA0 line goes to low level, either set the SCL0 line to high level or wait until the SCL0 pin
goes to high level. Next, after the rated amount of time has elapsed, the SDA0 line is changed from
low level to high level and a stop condition is generated.
Cautions concerning setting timing
For master reception:
Cannot be set to 1 during transfer. Can be set to 1 only when the ACKE0 bit has
been cleared to 0 and during the wait period after slave has been notified of final
reception.
For master transmission: A stop condition cannot be generated normally during the ACK signal period. Set to 1
during the wait period.
Cannot be set to 1 at the same time as the STT0 bit.
The SPT0 bit can be set to 1 only when in master mode
When the WTIM0 bit has been cleared to 0, if the SPT0 bit is set to 1 during the wait period that follows output
of eight clocks, note that a stop condition will be generated during the high-level period of the ninth clock.
When a ninth clock must be output, the WTIM0 bit should be set from 0 to 1 during the wait period following
output of eight clocks, and the SPT0 bit should be set to 1 during the wait period that follows output of the ninth
clock.
Note 1
.
Condition for clearing (SPT0 bit = 0)
Note 2
Condition for setting (SPT0 bit = 1)
Cleared by loss in arbitration
Automatically cleared after stop condition is detected
When the LREL0 bit = 1 (exit from communications)
When the IICE0 bit = 0 (operation stop)
Reset
Set by instruction
Notes 1.
Set the SPT0 bit to 1 only in master mode. However, the SPT0 bit must be set to 1 and a
stop condition generated before the first stop condition is detected following the switch to
operation enable status. For details, refer to
19.14 Cautions
.
2.
This flag’s signal is invalid when the IICE0 bit = 0.
Caution When the IICS0.TRC0 bit is set to 1, the WREL0 bit is set to 1 during the ninth clock
and wait is canceled, after which the TRC0 bit is cleared to 0 and the SDA0 line is set
to high impedance.
Remark
The SPT0 bit is 0 if it is read after data setting.
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