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參數(shù)資料
| 型號： | UPC1854AGT |
| 廠商： | NEC Corp. |
| 英文描述： | I2C BUS-COMPATIBLE US MTS PROCESSING LSI |
| 中文描述： | I2C總線兼容美國的多邊貿(mào)易體制處理LSI |
| 文件頁數(shù)： | 26/48頁 |
| 文件大?。?/td> | 251K |
| 代理商： | UPC1854AGT |
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μ
PC1854A
26
Data Sheet S12816EJ3V0DS00
(3) Mode switch (L-, R-channel output (LOT, ROT pins))
The signal to be output can be selected from the L- and R-channel outputs (LOT, ROT pins) with bits D3 to D1
of subaddress 06H. For the combinations of bit and output signal, refer to section
5.1 L-, R-Channel Output
(LOT, ROT pins) Matrix
.
Forced monaural ON/OFF : When set to ON, a monaural signal is forcibly output regardless of the selection
of other bits.
Stereo/SAP switch
: When forced monaural is set to OFF, performs selection of stereo or SAP.
SAP1/SAP2 switch
: When SAP output is selected with the stereo/SAP switch, performs selection of
SAP1 or SAP2.
L-Channel Output (LOT pin)
R-Channel Output (ROT pin)
SAP1
SAP output
SAP2
Monaural (L+R) output
SAP output
Figure 4-3. Mode Switch (L-, R-Channel Output (LOT, ROT pins))
D7
D6
D5
D4
D3
D2
D1
D0
0
0
06H
0
1
0
1
0
1
Normal track
output select 1
SAP1/SAP2
switch
Stereo/SAP
switch
Forced monaural
ON/OFF
Mute ON/OFF
Forced monaural
Forced monaural OFF
Forced monaural ON
Stereo/SAP switch
Stereo output
SAP output
SAP1/SAP2 switch
SAP1 output
SAP2 output
Normal track
output select 2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPC1854ACT | I2C BUS-COMPATIBLE US MTS PROCESSING LSI |
| UPC1854A | I2C BUS-COMPATIBLE US MTS PROCESSING LSI |
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| UPC1862GS | BURST LOCK CLOCK GENERATOR |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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