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參數(shù)資料
| 型號(hào)： | TMX320TCI6482ZTZA |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 104/255頁(yè) |
| 文件大小： | 1893K |
| 代理商： | TMX320TCI6482ZTZA |
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www.ti.com
8.1.3
Timing Parameters and Board Routing Analysis
1
2
3
4
5
6
7
8
10
11
AECLKOUT
(Output from DSP)
AECLKOUT
(Input to External Device)
Control Signals
(A)
(Output from DSP)
Control Signals
(Input to External Device)
Data Signals
(B)
(Output from External Device)
Data Signals
(B)
(Input to DSP)
9
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
not
include delays by board routings. As a
good board design practice, such delays must
always
be taken into account. Timing values may be
adjusted by increasing/decreasing such delays. TI recommends utilizing the available I/O buffer
information specification (IBIS) models to analyze the timing characteristics correctly. To properly use IBIS
models to attain accurate timing analysis for a given system, see the
Using IBIS Models for Timing
Analysis
application report (literature number
SPRA839
). If needed, external logic hardware such as
buffers may be used to compensate any timing differences.
For inputs, timing is most impacted by the round-trip propagation delay from the DSP to the external
device and from the external device to the DSP. This round-trip delay tends to negatively impact the input
setup time margin, but also tends to improve the input hold time margins (see
Table 8-1
and
Figure 8-4
).
Figure 8-4
represents a general transfer between the DSP and an external device. The figure also
represents board route delays and how they are perceived by the DSP and the external device.
Table 8-1. Board-Level Timing Example
(see
Figure 8-4
)
NO.
1
2
3
4
5
6
7
8
9
10
11
DESCRIPTION
Clock route delay
Minimum DSP hold time
Minimum DSP setup time
External device hold time requirement
External device setup time requirement
Control signal route delay
External device hold time
External device access time
DSP hold time requirement
DSP setup time requirement
Data route delay
A.
B.
Control signals include data for Writes.
Data signals are generated during Reads from an external device.
Figure 8-4. Board-Level Input/Output Timings
104
C64x+ Peripheral Information and Electrical Specifications
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PDF描述 |
|---|---|
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