參數資料
型號： TMS320DM6443_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip
中文描述： 數字媒體系統(tǒng)片上
文件頁數： 198/221頁
文件大小： 1582K
代理商： TMS320DM6443_07
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www.ti.com
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
Table 6-82. Switching Characteristics Over Recommended Operating Conditions for ASP
(1)(2)
(see
Figure 6-63
)
-594
MIN
38.5
(3)
C - 1
(4)
-2.1
-1.7
1.7
-3.9
2.1
NO.
PARAMETER
UNIT
MAX
2
3
4
t
c(CKRX)
t
w(CKRX)
t
d(CKRH-FRV)
Cycle time, CLKR/X
Pulse duration, CLKR/X high or CLKR/X low
Delay time, CLKR high to internal FSR valid
CLKR/X int
CLKR/X int
CLKR int
CLKX int
CLKX ext
CLKX int
CLKX ext
CLKX int
CLKX ext
FSX int
ns
ns
ns
C + 1
(4)
3
3
9
t
d(CKXH-FXV)
Delay time, CLKX high to internal FSX valid
ns
14.4
4
Disable time, DX high impedance following last data
bit from CLKX high
12
t
dis(CKXH-DXHZ)
ns
13
-3.9 + D1
(5)
2.1 + D1
(5)
-2.3 + D1
(6)
4 + D2
(5)
14.5 + D2
(5)
4 + D2
(6)
ns
ns
13
t
d(CKXH-DXV)
Delay time, CLKX high to DX valid
Delay time, FSX high to DX valid
ONLY applies when in data
delay 0 (XDATDLY = 00b) mode
14
t
d(FXH-DXV)
ns
FSX ext
1.9 + D1
(6)
12.1 + D2
(6)
(1)
CLKRP = CLKXP = FSRP = FSXP = 0. If polarity of any of the signals is inverted, then the timing references of that signal are also
inverted.
Minimum delay times also represent minimum output hold times.
Minimum CLKR/X cycle times must be met, even when CLKR/X is generated by an internal clock source. Minimum CLKR/X cycle times
are based on internal logic speed; the maximum usable speed may be lower due to EDMA limitations and AC timing requirements.
C = H or L
S = sample rate generator input clock = 4P if CLKSM = 1 (P = 1/CPU clock frequency [SYSCLK1])
S = sample rate generator input clock = Not Supported if CLKSM = 0 (no CLKS pin on DM6443)
H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even
H = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero
L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even
L = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero
CLKGDV should be set appropriately to ensure the ASP bit rate
does not
exceed the maximum limit [see footnote (3) above].
Extra delay from CLKX high to DX valid
applies
only
to the first data bit of a device
, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 4P, D2 = 8P
Extra delay from FSX high to DX valid
applies
only
to the first data bit of a device
, if and only if DXENA = 1 in SPCR.
if DXENA = 0, then D1 = D2 = 0
if DXENA = 1, then D1 = 4P, D2 = 8P
(2)
(3)
(4)
(5)
(6)
Peripheral and Electrical Specifications
198
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PDF描述
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