參數(shù)資料
型號(hào)： TMS320DM6443_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip
中文描述： 數(shù)字媒體系統(tǒng)片上
文件頁(yè)數(shù)： 117/221頁(yè)
文件大?。?/td> 1582K
代理商： TMS320DM6443_07
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6.7.3
ARM/DSP Communications Interrupts
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
The INTGEN register is used for generating interrupts between the ARM and DSP. The INTGEN register
format is shown in
Figure 6-18
.
Table 6-24
describes the register bit fields. The ARM may generate an
interrupt to the DSP by setting one of the four INTDSP[3:0] bits or the INTNMI bit. The interrupt bit
automatically self clears and the corresponding DSP[3:0]STAT or NMISTAT bit is automatically set to
indicate that the interrupt was generated. After servicing the interrupt, the DSP clears the status bit by
writing ‘0’. The ARM may poll the status bit to determine when the DSP has completed servicing the
interrupt. The DSP may generate an interrupt to the ARM in the same manner using the INTARM[1:0] bits
and monitor ARM interrupt servicing via the ARM[1:0]STAT bits.
Figure 6-18. INTGEN Register
31
30
29
28
27
24
23
22
21
20
19
17
16
NMI
STAT
ARM1
STAT
ARM0
STAT
DSP3
STAT
DSP2
STAT
DSP1
STAT
DSP0
STAT
Reserved
Reserved
Reserved
R-00
R/W-0
R/W-0
R-0000
R/W-0
R/W-0
R/W-0
R/W-0
R-000
R/W-0
15
14
13
INT
ARM1
12
INT
ARM0
11
8
7
6
5
4
3
1
0
INT
DSP3
INT
DSP2
INT
DSP1
INT
DSP0
INT
NMI
Reserved
Reserved
Reserved
R-00
R/W-0
R/W-0
R-0000
R/W-0
R/W-0
R/W-0
R/W-0
R-000
R/W-0
LEGEND: R = Read, W = Write, n = value at reset
Table 6-24. INTGEN Register Bit Fields Descriptions
Name
ARM1STAT
ARM0STAT
DSP3STAT
DSP2STAT
DSP1STAT
DSP0STAT
NMISTAT
INTARM1
INTARM0
INTDSP3
INTDSP2
INTDSP1
INTDSP0
INTNMI
Description
DSP to ARM Int1 Status/Clear
(1)
DSP to ARM Int0 Status/Clear
(1)
ARM to DSP Int3 Status/Clear
(1)
ARM to DSP Int2 Status/Clear
(1)
ARM to DSP Int1 Status/Clear
(1)
ARM to DSP Int0 Status/Clear
(1)
DSP NMI Status/Clear
(1)
DSP to ARM Int1 Set
(2)
DSP to ARM Int0 Set
(2)
ARM to DSP Int3 Set
(2)
ARM to DSP Int2 Set
(2)
ARM to DSP Int1 Set
(2)
ARM to DSP Int0 Set
(2)
DSP NMI Set
(2)
(1)
(2)
Write '0' to clear. Writing '1' has no effect.
Write '1' to generate the interrupt. The register bit automatically clears to a value of '0'. Writing a '0' has no effect.
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Peripheral and Electrical Specifications
117
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PDF描述
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