參數(shù)資料
型號： TMS320C6421_07
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點數(shù)字信號處理器
文件頁數(shù)： 36/227頁
文件大小： 1671K
代理商： TMS320C6421_07
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www.ti.com
P
TMS320C6421
Fixed-Point Digital Signal Processor
SPRS346B–JANUARY 2007–REVISED APRIL 2007
Table 2-12. EMIFA Terminal Functions (EMIFA Pinout Mode 2, AEM[2:0] = 010) (continued)
SIGNAL
TYPE
(1)
OTHER
(2)(3)
DESCRIPTION
ZWT
NO.
ZDU
NO.
NAME
This pin is multiplexed between EMIFA and GPIO.
EM_A[4]/
GP[10]/(PLLMS2)
IPD
DV
DD33
A17
B21
I/O/Z
For EMIFA (AEM[2:0] = 010), this pin is address bit 4 output EM_A[4].
This pin is multiplexed between EMIFA and GPIO.
EM_A[3]/
GP[11]
IPD
DV
DD33
B18
D21
I/O/Z
For EMIFA (AEM[2:0] = 010), this pin is address bit 3 output EM_A[3].
This pin is multiplexed between EMIFA and GPIO.
EM_A[2]/(CLE)/
GP[8]/(PLLMS0)
IPD
DV
DD33
B16
A20
I/O/Z
For EMIFA (AEM[2:0] = 010), this pin is address bit 2 output EM_A[2].
This pin is multiplexed between EMIFA and GPIO.
EM_A[1]/(ALE)/
GP[9]/(PLLMS1)
IPD
DV
DD33
A16
B20
I/O/Z
For EMIFA (AEM[2:0] = 010), this pin is address output EM_A[1].
This pin is multiplexed between EMIFA and GPIO.
For EMIFA (AEM[2:0] = 010), this pin is Address output EM_A[0],
which is the least significant bit on a 32-bit word address.
For an 8-bit asynchronous memory, this pin is the 3rd bit of the
address.
EM_A[0]/
GP[7]/(AEM2)
IPD
DV
DD33
B17
C21
I/O/Z
EM_D0/
GP[14]
EM_D1/
GP[15]
EM_D2/
GP[16]
EM_D3/
GP[17]
EM_D4/
GP[18]
EM_D5/
GP[19]
EM_D6/
GP[20]
EM_D7/
GP[21]
IPD
DV
DD33
IPD
DV
DD33
IPD
DV
DD33
IPD
DV
DD33
IPD
DV
DD33
IPD
DV
DD33
IPD
DV
DD33
IPD
DV
DD33
D16
E21
I/O/Z
D18
G20
I/O/Z
D17
E22
I/O/Z
These pins are multiplexed between EMIFA and GPIO.
E16
F20
I/O/Z
For EMIFA (AEM[2:0] = 010), these pins are the 8-bit bi-directional
data bus (EM_D[7:0]).
E18
G21
I/O/Z
E17
F22
I/O/Z
F16
F21
I/O/Z
F17
H20
I/O/Z
EMIFA FUNCTIONAL PINS: 8-Bit NAND (EMIFA Pinout Mode 2, AEM[2:0] = 010)
This pin is multiplexed between EMIFA (NAND) and GPIO.
IPD
B20
I/O/Z
When used for EMIFA (NAND) , this pin is the Address Latch Enable
DV
DD33
output (ALE).
This pin is multiplexed between EMIFA (NAND) and GPIO.
IPD
A20
I/O/Z
When used for EMIFA (NAND) , this pin is the Command Latch
DV
DD33
Enable output (CLE).
IPU
D20
I/O/Z
When used for EMIFA (NAND), it is ready/busy input (RDY/BSY).
DV
DD33
IPU
D19
I/O/Z
When used for EMIFA (NAND), this pin is read enable output (RE).
DV
DD33
IPU
C19
I/O/Z
When used for EMIFA (NAND), this pin is write enable output (WE).
DV
DD33
This pin is multiplexed between EMIFA (NAND) and GPIO.
EM_A[1]/(ALE)/
GP[9]/(PLLMS1)
A16
EM_A[2]/(CLE)/
GP[8]/(PLLMS0)
B16
EM_WAIT/
(RDY/BSY)
E15
EM_OE
D15
EM_WE
E14
For EMIFA (NAND), this pin is Chip Select 2 output EM_CS2 for use
with NAND flash.
This is the chip select for the default boot and ROM boot modes.
EM_CS2/
GP[12]
IPD
DV
DD33
C19
C22
I/O/Z
Note:
This pin features an internal pulldown (IPD). If this pin is
connected and used as an EMIFA chip select signal, for proper device
operation, an external pullup resistor
must
be used to ensure the
EM_CSx function defaults to an inactive (high) state.
Device Overview
36
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