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參數(shù)資料
| 型號： | TMP320F2812ZHHQ |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | MICROSCOPE LTD SHOP W/DL RETICLE |
| 中文描述： | TMS320R2811，TMS320R2812數(shù)字信號處理器 |
| 文件頁數(shù)： | 100/147頁 |
| 文件大?。?/td> | 2021K |
| 代理商： | TMP320F2812ZHHQ |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁當前第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁
Electrical Specifications
100
June 2004
SPRS257
6.16
Event Manager Interface
6.16.1
PWM Timing
PWM refers to all PWM outputs on EVA and EVB.
Table 6
12. PWM Switching Characteristics
PARAMETER
TEST CONDITIONS
MIN
MAX
UNIT
t
w(PWM)§
t
d(PWM)XCO
See the GPIO output timing for fall/rise times for PWM pins.
PWM pin toggling frequency is limited by the GPIO output buffer switching frequency (20 MHz).
§
PWM outputs may be 100%, 0%, or increments of t
c(HCO)
with respect to the PWM period.
Pulse duration, PWMx output high/low
25
ns
Delay time, XCLKOUT high to PWMx output switching
XCLKOUT = SYSCLKOUT/4
10
ns
Table 6
13. Timer and Capture Unit Timing Requirements
#
MIN
MAX
UNIT
t
w(TDIR)
Pulse duration TDIRx low/high
Pulse duration, TDIRx low/high
Without input qualifier
With input qualifier
Without input qualifier
With input qualifier
2 * t
c(SCO)
1 * t
c(SCO)
+ IQT
||
2 * t
c(SCO)
1 * t
c(SCO)
+ IQT
||
40
cycles
t
w(CAP)
Pulse duration CAPx input low/high
Pulse duration, CAPx input low/high
cycles
t
w(TCLKINL)
t
w(TCLKINH)
t
c(TCLKIN)
The QUALPRD bit field value can range from 0 (no qualification) through 0xFF (510 SYSCLKOUT cycles). The qualification sampling period is
2n SYSCLKOUT cycles, where “n” is the value stored in the QUALPRD bit field. As an example, when QUALPRD = 1, the qualification sampling
period is 1 x 2 = 2 SYSCLKOUT cycles (i.e., the input is sampled every 2 SYSCLKOUT cycles). Six such samples will be taken over five sampling
windows, each window being 2n SYSCLKOUT cycles. For QUALPRD = 1, the minimum width that is needed is 5 x 2 = 10 SYSCLKOUT cycles.
However, since the external signal is driven asynchronously, a 11-SYSCLKOUT-wide pulse ensures reliable recognition.
#
Maximum input frequency to the QEP = min[HSPCLK/2, 20 MHz]
||
Input Qualification Time (IQT) = [5 x QUALPRD x 2] * t
c(SCO)
Pulse duration, TCLKINx low as a percentage of TCLKINx cycle time
60
%
Pulse duration, TCLKINx high as a percentage of TCLKINx cycle time
40
60
%
Cycle time, TCLKINx
4 * t
c(HCO)
ns
t
w(PWM)
t
d(PWM)XCO
PWMx
XCLKOUT
XCLKOUT = SYSCLKOUT
Figure 6
13. PWM Output Timing
XCLKOUT
t
w(TDIR)
TDIRx
XCLKOUT = SYSCLKOUT
Figure 6
14. TDIRx Timing
A
相關PDF資料 |
PDF描述 |
|---|---|
| TMP320C2811ZHHQ | TMS320R2811, TMS320R2812 Digital Signal Processors |
| TMR320F2811ZHHQ | TMS320R2811, TMS320R2812 Digital Signal Processors |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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