參數(shù)資料
型號： ST10F269Z2Q3
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP144
封裝： 28 X 28 MM, PLASTIC, QFP-144
文件頁數(shù)： 48/160頁
文件大?。?/td> 1541K
代理商： ST10F269Z2Q3
ST10F269
141/160
21.4.10 - Multiplexed Bus
VDD = 5V ± 10%, VSS = 0V, TA = -40 to +125°C, CL = 50pF,
ALE cycle time = 6 TCL + 2tA + tC + tF (75ns at 40MHz CPU clock without wait states).
Table 35 : Multiplexed Bus Characteristics
Symbol
Parameter
Max. CPU Clock
= 40MHz
Variable CPU Clock
1/2 TCL = 1 to 40MHz
Un
it
min.
max.
min.
max.
t5
CC
ALE high time
4 + tA
–
TCL - 8.5 + tA
–ns
t6
CC
Address setup to ALE
2 + tA
–
TCL - 10.5 + tA
–ns
t7
CC
Address hold after ALE
1
4 + tA
–
TCL - 8.5 + tA
–ns
t8
CC
ALE falling edge to RD, WR
(with RW-delay)
4 + tA
–
TCL - 8.5 + tA
–ns
t9
CC
ALE falling edge to RD, WR (no
RW-delay)
-8.5 + tA
–
-8.5 + tA
–ns
t10
CC
Address float after RD, WR
(with RW-delay)
1
–6
–
6
ns
t11
CC
Address float after RD, WR
(no RW-delay)
1
–
18.5
–
TCL + 6
ns
t12
CC
RD, WR low time
(with RW-delay)
15.5 + tC
–
2 TCL -9.5 + tC
–ns
t13
CC
RD, WR low time
(no RW-delay)
28 + tC
–
3 TCL -9.5 + tC
–ns
t14
SR
RD to valid data in
(with RW-delay)
–6 + tC
–
2 TCL - 19 + tC
ns
t15
SR
RD to valid data in
(no RW-delay)
–
18.5 + tC
–
3 TCL - 19 + tC
ns
t16
SR
ALE low to valid data in
–
18.5
+ tA + tC
–
3 TCL - 19
+ tA + tC
ns
t17
SR
Address/Unlatched CS to valid
data in
–
22 + 2tA +
tC
–
4 TCL - 28
+ 2tA + tC
ns
t18
SR
Data hold after RD
rising edge
0–
0
–
ns
t19
SR
Data float after RD
1
–
16.5 + tF
–
2 TCL - 8.5 + tF
ns
t22
CC
Data valid to WR
10 + tC
–
2 TCL -15 + tC
–ns
t23
CC
Data hold after WR
4 + tF
–
2 TCL - 8.5 + tF
–ns
t25
CC
ALE rising edge after RD, WR
15 + tF
–
2 TCL -10 + tF
–ns
t27
CC
Address/Unlatched CS hold
after RD, WR
10 + tF
–
2 TCL -15 + tF
–ns
t38
CC
ALE falling edge to Latched CS
-4 - tA
10 - tA
-4 - tA
10 - tA
ns
t39
SR
Latched CS low to Valid Data In
–
18.5 + tC +
2tA
–
3 TCL - 19
+ tC + 2tA
ns
t40
CC
Latched CS hold after RD, WR
27 + tF
–
3 TCL - 10.5 + tF
–ns
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PDF描述
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