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參數(shù)資料
| 型號： | SPAK56855BU120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| 封裝： | LQFP-100 |
| 文件頁數(shù)： | 278/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56855BU120 |
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Register Descriptions (TMR_BASE = $1FFE80)
MOTOROLA
Quad Timer (TMR)
13-15
Preliminary
13
13.9.2.9 Input Capture Mode (Capture Mode)—Bits 7–6
These bits specify the operation of the Capture register as well as the operation of the input
edge flag.
00 = Capture function is disabled.
01 = Load Capture register on rising edge of input
10 = Load Capture register on falling edge of input
11 = Load Capture register on any edge of input
13.9.2.10 Master Mode (MSTR)—Bit 5
When set, this bit enables the Compare function’s output to be broadcasted to the other
counter/timers in the module. This signal then can be used to reinitialize the other counters
and/or force their OFLAG signal outputs.
13.9.2.11 Enable External OFLAG Force (EEOF)—Bit 4
When set, this bit enables the compare from another counter/timer within the same module
to force the state of this counters’ OFLAG output signal.
13.9.2.12 Forced OFLAG Value (VAL)—Bit 3
This bit determines the value of the OFLAG output signal when a software triggered
FORCE command occurs.
13.9.2.13 Force OFLAG Output (FORCE)—Bit 2
This write-only bit forces the current value of the VAL bit to be written to the OFLAG
output. Always read this bit as a 0. The VAL and FORCE bits can be written
simultaneously in a single write operation. Write to the FORCE bit only if the counter is
disabled.
0 = No action
1 = Forces the current value of the VAL bit to be written to OFLAG output
Note:
Setting this bit while the counter is enabled may yield unpredictable results.
13.9.2.14 Output Polarity Select (OPS)—Bit 1
This bit determines the polarity of the OFLAG output signal.
0 = True polarity
1 = Inverted polarity
相關(guān)PDF資料 |
PDF描述 |
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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