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參數(shù)資料
| 型號： | SPAK56855BU120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| 封裝： | LQFP-100 |
| 文件頁數(shù)： | 220/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56855BU120 |
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Register Descriptions (ESSI0_BASE = $1FFE20, ESSI1_BASE = $1FFE00)
MOTOROLA
Enhanced Synchronous Serial Interface (ESSI)
12-27
Preliminary
12
Figure 12-13. ESSI Transmit Data Register 2 (STX2)
12.7.2 ESSI Transmit FIFO Registers (TXFIFO0, TXFIFO1, TXFIFO2)
The 8
× 16-bit TXFIFO registers are used to buffer samples written to the Transmit Data
Registers (STX0-2). They are written by the contents of the Transmit Data Registers
(STX0-2) whenever the transmit FIFO feature is enabled. If enabled, the Transmit Shift
Registers (TXSR0-2) receive their values from the FIFO registers. If the transmit FIFO
feature is not enabled, this register is bypassed and the contents of STX0-2 registers are
transferred into the Transmit Shift Registers (TXSR0-2).
When the Transmit Interrupt Enable (TIE) bit in the SCR2 and Transmit Data Register
Empty (TDE) bit in the SSR are set, the transmit interrupt is asserted whenever STX0-2
are empty and the data level in the ESSI transmit FIFO falls below the selected threshold.
When both TXFIFO and STX are full, any further write will overwrite the content of
TXFIFO and STX.
Note:
Enable ESSI before writing to TXFIFO and STX.
12.7.3 ESSI Transmit Shift Registers (TXSR0, TXSR1, TXSR2)
The TXSR0-2 are 16-bit shift registers containing transmitted data. Data is shifted out to
the Serial Transmit Data (STD, SC0, and SC1) pins by the selected internal/external bit
clock when the associated internal/external frame sync is asserted. The Word Length
(WL) control bits in the ESSI Transmit Control Register (STXCR) determine the number
of bits to be shifted out of the TXSR0-2 registers before it is considered empty and can
receive further writing. Please refer to Section 12.7.11 for more information. This word
length can be 8, 10, 12, or 16 bits. The data to be transmitted occupies the most significant
portion of the shift register. The unused portion of the register is ignored. Data is always
shifted out of this register with the Most Significant Bit (MSB) first when the TSHFD bit
of the SCR2 is cleared, illustrated in Figure 12-14. If this bit is set, the Least Significant
Bit (LSB) is shifted out first, diagramed in Figure 12-15.
BASE + $2
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
Write
DATA
RESET
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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