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參數(shù)資料
| 型號： | SPAK56855BU120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| 封裝： | LQFP-100 |
| 文件頁數(shù)： | 236/649頁 |
| 文件大小： | 7965K |
| 代理商： | SPAK56855BU120 |
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12-40
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Register Descriptions (ESSI0_BASE = $1FFE20, ESSI1_BASE = $1FFE00)
12
The normal transmit enable sequence is to write data to the STX1 register or to the STSR
before setting the TE1 bit. The normal transmit disable sequence is to clear the TE1 and
TIE bits after the TDE bit is set. This bit should be cleared when clearing ESSIEN.
Note:
Setting the TE1 bit does not affect the generation of frame sync or output flags.
12.7.8.7 Transmit Enable 2 (TE2)—Bit 10
This control bit enables the transfer of the contents of the STX2 register to its Transmit
Data Shift Register 2 (TXSR2). The TE2 bit is functional when the ESSI is in the
Synchronous mode. It is ignored when the ESSI is in the Asynchronous mode.
0 = The transmitter continues to send the data currently in TXSR2, then disables
the transmitter. The serial output is tri-stated and any data present in the STX2
register is not transmitted. In other words, data can be written to the STX2
register with the TE2 and TDE bits cleared, but data is not transferred to the
TXSR2.
1 = On the next frame boundary, the transmit 2 portion of the ESSI is enabled for
that frame. With internally generated clocks, the frame boundary will occur
within a word time. If the TE2 bit is cleared, then set again during the same
transmitted word, the data continues to be transmitted. If the TE2 bit is set
again during a different time slot, data is not transmitted until the next frame
boundary.
When the TE2 bit remains clear until the start of the next frame, it causes the SC1 signal to
act as a serial I/O flag from the start of the frame in both Normal and Network modes.
The normal transmit enable sequence is to write data to the STX2 register or to the STSR
before setting the TE2 bit. The normal transmit disable sequence is to clear the TE2 bit
and the TIE bit after the TDE bit is set. This bit should be cleared when clearing ESSIEN.
Note:
Setting the TE2 bit does not affect the generation of frame sync or output flags.
12.7.8.8 Reserved—Bits 9–8
These bits are reserved or not implemented. They cannot be read or modified by writing.
12.7.8.9 Synchronous Mode (SYN)—Bit 7
This control bit enables the Synchronous mode of operation. In this mode, the transmit and
receive sections share a common clock pin (SCK) and frame sync pin (SC2). Table 12-3
illustrates the clock configuration options. Table 12-4 illustrates the frame sync options.
Note:
Synchronous mode operation with all transmitters disabled and the receiver
enabled requires an externally generated frame sync.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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