參數(shù)資料
型號： SI5364-G-BC
廠商： Silicon Laboratories Inc
文件頁數(shù)： 22/38頁
文件大?。?/td> 0K
描述： IC PREC PORT CARD CLOCK 99CBGA
標準包裝： 176
系列： DSPLL®
類型： 時鐘發(fā)生器
PLL： 是
輸入： 時鐘
輸出： CML
電路數(shù)： 1
比率 - 輸入:輸出： 3:4
差分 - 輸入:輸出： 是/是
頻率 - 最大： 675MHz
除法器/乘法器： 無/是
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -20°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 99-BCBGA
供應商設備封裝： 99-CBGA（11x11）
包裝： 托盤
其它名稱： 336-1280
Si5364
Rev. 2.5
29
K4
K3
CLKOUT_1+
CLKOUT_1–
OCML
Differential Clock Output 1.
High-frequency output clock derived from the
selected reference source (CLKIN_A, CLKIN_B, or
REF/CLKIN_F) or from Digital hold mode.
The frequencies of the Si5364 clock outputs are
each 1, 8, or 32x multiple of the frequency of the
selected clock input. The multiplication ratio is
selected using Frequency Select (FRQSEL) control
pins associated with each clock output. An additional
scaling factor of either 238/255 or 255/238 can be
selected for FEC operation using the FEC[1:0] con-
trol pins.
K6
K7
CLKOUT_2+
CLKOUT_2–
OCML
Differential Clock Output 2.
See CLKOUT_1.
K10
K9
CLKOUT_3+
CLKOUT_3–
OCML
Differential Clock Output 3.
See CLKOUT_1.
H10
G10
CLKOUT_4+
CLKOUT_4–
OCML
Clock Output 4.
See CLKOUT_1.
J3
J4
FRQSEL_1[0]
FRQSEL_1[1]
I*
LVTTL
Frequency Select—Clock Out 1.
Selects the multiplication factor between the fre-
quency of the selected clock input and the frequency
of the clock output.
The FRQSEL_1[1:0] inputs are decoded as follows:
00 = Clock Driver Power Down.
01 = 1x multiplication (19.44 MHz output typical).
10 = 8x multiplication (155.52 MHz output typical).
11 = 32x multiplication (622.08 MHz output typical.
The clock output multiplication ratios can be scaled
additionally by a factor of 255/238 or 238/255 for
FEC operation. See FEC[1:0] pin description.
J6
J7
FRQSEL_2[0]
FRQSEL_2[1]
I*
LVTTL
Frequency Select—Clock Out 2.
See FRQSEL_1[1:0].
J10
J9
FRQSEL_3[0]
FRQSEL_3[1]
I*
LVTTL
Frequency Select—Clock Out 3.
See FRQSEL_1[1:0].
G9
H9
FRQSEL_4[0]
FRQSEL_4[1]
I*
LVTTL
Frequency Select—Clock Out 4.
See FRQSEL_1[1:0].
J1
FSYNC
O
Frame Sync Clock.
Nominally 8 kHz based on a 19.44 MHz reference.
The 8 kHz frame sync is disabled when 255/238 FEC
scaling of the clock output frequencies is selected.
See FEC[1:0] pin description.
Table 10. Pin Descriptions (Continued)
Pin #
Pin Name
I/O
Signal Level
Description
*Note:
The LVTTL inputs on the Si5364 device have an internal pulldown mechanism that causes the input to default to a logic
low state if the input is not driven from an external source.
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PDF描述
SI5364-H-BL IC CLK MULT SONET/SDH 99-PBGA
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參數(shù)描述
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Si5364-H-BLR 功能描述:時鐘發(fā)生器及支持產(chǎn)品 SONET/SDH Precision 19MHz 155MHz 622MHz RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-56
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SI5365 制造商:SILABS 制造商全稱:SILABS 功能描述:PIN-PROGRAMMABLE PRECISION CLOCK MULTIPLIER
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