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參數(shù)資料
| 型號： | SC1100UFH-266F |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 266 MHz, MICROPROCESSOR, PBGA388 |
| 封裝： | 35 X 35 MM, 2.38 MM HEIGHT, 1.27 MM PITCH, LEAD FREE, MS-034BAR-2, TEPBGA-388 |
| 文件頁數(shù)： | 9/361頁 |
| 文件大?。?/td> | 2901K |
| 代理商： | SC1100UFH-266F |
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106
AMD Geode SC1100 Processor Data Book
SuperI/O Module
Revision 2.0
Table 5-27. Banks 0 and 1 - Common Control and Status Registers
Bit
Description
Offset 00h
Wakeup Events Status Register - WKSR (R/W1C)
Reset Value: 00h
Width: Byte
This register is set to 00h on power-up of VPP or software reset. It indicates which wakeup event occurred. (See Section 6.2.9.4 "Power
7
Reserved.
6
Reserved.
5
IRRX1 (CEIR) Event Status. This sticky bit shows the status of the CEIR event detection. This bit may be enabled only
when IRRX1 is selected on the ball, otherwise results are undefined.
0: Event not detected. (Default)
1: Event detected.
4:2
Reserved.
1
RI# Event Status. This sticky bit shows the status of RI# event detection. This bit may be enabled only when RI# is selected
on the ball, otherwise results are undefined.
0: Event not detected. (Default)
1: Event detected.
0
Reserved.
Offset 01h
Wakeup Events Control Register - WKCR (R/W)
Reset Value: 03h
Width: Byte
This register is set to 03h on power-up of VPP or software reset. Detected wakeup events that are enabled issue a power-up request the
ACPI controller and/or a PME to the Core Logic module. (See Section 6.2.9.4 "Power Management Events" on page 146.)
7
Reserved.
6
Reserved. Must be set to 0.
5
IRRX1 (CEIR) Event Enable. This bit may be enabled only when IRRX1 is selected on the ball, otherwise results are unde-
fined.
0: Disable. (Default)
1: Enable.
4:2
Reserved.
1
RI# Event Enable. This sticky bit shows the status of RI# event detection. This bit may be enabled only when RI# is
selected on the ball, otherwise results are undefined.
0: Disable.
1: Enable. (Default)
0
Reserved.
Offset 02h
Wakeup Configuration Register - WKCFG (R/W)
Reset Value: 00h
This register is set to 00h on power-up of VPP or software reset. It enables access to CEIR registers.
7:5
Reserved.
4
Reserved. Must be set to 0.
3
Reserved. Must be set to 0.
2
Reserved.
1:0
Configuration Bank Select Bits.
00: Only shared registers are accessible.
01: Shared registers and Bank 1 (CEIR) registers are accessible.
10: Bank selected.
1x: Reserved.
相關PDF資料 |
PDF描述 |
|---|---|
| SC11018CV | OTHER DSP, PQCC68 |
| SC11037CN | OTHER DSP, PDIP28 |
| SC11091CV | OTHER DSP, PQCC68 |
| SC11095CV | OTHER DSP, PQCC68 |
| SC11485CV-80 | PALETTE-DAC DSPL CTLR, PQCC44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| SC1100UFH-300 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:Geode⑩ Information Appliance On a Chip |
| SC1101 | 制造商:SEMTECH 制造商全稱:Semtech Corporation 功能描述:VOLTAGE MODE PWM CONTROLLER |
| SC1101_05 | 制造商:SEMTECH 制造商全稱:Semtech Corporation 功能描述:Asynchronous Voltage Mode PWM Controller |
| SC11014 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:300 / 1200 Bit Per Second Modem |
| SC1101CS | 制造商:SEMTECH 制造商全稱:Semtech Corporation 功能描述:VOLTAGE MODE PWM CONTROLLER |
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