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參數(shù)資料
| 型號： | SAK-TC1767-256F133HL |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 133 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 15/126頁 |
| 文件大小： | 826K |
| 代理商： | SAK-TC1767-256F133HL |
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TC1767
Electrical Parameters
Data Sheet
107
V1.3, 2009-09
With rising number
m of clock cycles the maximum jitter increases linearly up to a value
of
m that is defined by the K2-factor of the PLL. Beyond this value of m the maximum
accumulated jitter remains at a constant value. Further, a lower LMB-Bus clock
frequency
f
LMB results in a higher absolute maximum jitter value.
Figure 26 gives the jitter curves for several K2 /
f
LMB combinations.
Figure 26
Approximated Maximum Accumulated PLL Jitter for Typical LMB-
Bus Clock Frequencies
f
LMB
Note: The specified PLL jitter values are valid if the capacitive load per output pin does
not exceed
C
L = 20 pF with the maximum driver and sharp edge. In case of
applications with many pins with high loads, driver strengths and toggle rates the
specified jitter values could be exceeded.
Note: The maximum peak-to-peak noise on the pad supply voltage, measured between
V
DDOSC3 at pin 106 and VSSOSC at pin 104, is limited to a peak-to-peak voltage of
V
PP = 100 mV for noise frequencies below 300 KHz and VPP =40mV for noise
frequencies above 300 KHz.
The maximum peak-to peak noise on the pad supply votage, measured between
V
DDOSC at pin 105 and VSSOSC at pin 104, is limited to a peak-to-peak voltage of
V
PP = 100 mV for noise frequencies below 300 KHz and VPP =40mV for noise
frequencies above 300 KHz.
0
±0.0
m
ns
Dm
±2.0
±4.0
±6.0
±10.0
20
40
60
80
100
120
±8.0
o
TC1767_PLL_JITT_C
fLMB = 40 MHz (K2 = 10)
fLMB = 40 MHz (K2 = 20)
fLMB = 133 MHz (K2 = 6)
fLMB = 80 MHz (K2 = 10)
= Max. jitter
= Number of consecutive fLMB periods
= K2-divider of PLL
Dm
m
K2
o
±7.0
fLMB = 80 MHz (K2 = 6)
±1.0
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PDF描述 |
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| SAK-TC1767-256F133HLAD | 制造商:Infineon Technologies AG 功能描述: |
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