參數(shù)資料
型號： S3P863A-QZ
元件分類： 微控制器/微處理器
英文描述： 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PQFP44
封裝： 10 X 10 MM, QFP-44
文件頁數(shù)： 283/397頁
文件大?。?/td> 1373K
代理商： S3P863A-QZ
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DDC MODULE
S3C8639/C863A/P863A/C8647/F8647
17-8
DDC ADDRESS REGISTER 0 (DAR0)
The DDC address register 0 for DDC interface, called DAR0, is located at EAH in set 1, bank 1. It is read/write
addressable. This register is consisted of 4-bit slave address latch (DAR0.3–DAR0.0 is not mapped at the
S3C8639/C863A/C8647). DAR0 register is capable to write when DCSR0.4 is "0", and to read anytime regardless
of DCSR0.4. 4-bits of the DAR0 register are operate only when receive the slave address.
DDC Address Register 0 (DAR0)
EAH, Set 1, Bank 1, R/W
.7
.6
.5
.4
-
MSB
LSB
4-Slave address bits:
These bits are operated only
when receive the slave address.
Write enable when DCSR0.4 is
"0". Read enable anytime.
Not used for the
S3C8639/C863A/C8647
Figure 17-6. DDC Address Register 0 (DAR0)
DDC ADDRESS REGISTER 1 (DAR1)
The DDC address register 1 for DDC interface, called DAR1, is located at EEH in set 1, bank 1. It is read/write
addressable. This register is consisted of 7-bit slave address latch (DAR1.0 is not mapped at the
S3C8639/C863A/C8647). DAR1 register is capable to write when DCSR0.4 is "0", and to read anytime regardless
of DCSR0.4. 7-bits of the DAR1 register are operate only when receive the slave address.
DDC Address Register 1 (DAR1)
EEH, Set 1, Bank 1, R/W
.7
.6
.5
.4
.3
.2
.1
-
MSB
LSB
7-slave address bits:
These bits are operated only
when receive the slave address.
Write enable when DCSR0.4 is
"0". Read enable anytime.
Not used for the
S3C8639/C863A/C8647
Figure 17-7. DDC Address Register 1 (DAR1)
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PDF描述
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