參數(shù)資料
型號： S3P863A-QZ
元件分類： 微控制器/微處理器
英文描述： 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PQFP44
封裝： 10 X 10 MM, QFP-44
文件頁數(shù)： 195/397頁
文件大小： 1373K
代理商： S3P863A-QZ
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S3C8639/C863A/P863A/C8647/F8647
SYNC PROCESSOR
16-5
SYNC PROCESSOR CONTROL REGISTER 1 (SYNCON1)
The sync processor control register 1, SYNCON1, is located in set 1, bank 0, at address EEH. It is read/write
addressable. Using SYNCON1 settings, you can:
— Generate a clock pulse for Clamp signal output
— Select “front porch” or “back porch” mode for Clamp-O
— Control Clamp-O, Vsync-O, and Hsync-O status
— Detect Hsync & Vsync polarity
See Figure 16-3 for a detailed description of SYNCON1 register settings.
SYNC Processor Control Register 1 (SYNCON1)
EEH, Set 1, Bank 0, R/W
.7
.6
.5
.4
.3
.2
.1
.0
MSB
LSB
Clamp output signal generation bits
(CSG1,0):
00 = Inhibit clamp signal output
01 = (fOSC x 2) clock pulse
(250 ns at 8 MHz fOSC)
10 = (fOSC x 4) clock pulse
(500 ns at 8 MHz fOSC,
333 ns at 12 MHz fOSC)
11 = (fOSC x 8) clock pulse
(1 us at 8 MHz,
666 ns at 12 MHz)
Front/back porch clamp-O mode selection bit:
0 = Output clamp signal after rising
edge of Hsync-I (front porch)
1 = Output clamp signal after falling
edge of Hsync-I (back porch)
Hsync polarity detection bit: (2)
0 = Negative
1 = Positive
Vsync polarity detection bit: (1)
0 = Negative
1 = Positive
Hsync ouput status bit:
0 = Do not invert (by pass)
1 = Invert Hsync-O signal
Vsync ouput status bit:
0 = Do not invert (by pass)
1 = Invert Vsync-O signal
Clamp signal ouput status bit:
0 = Negative polarity
1 = Positive polarity
NOTES:
1.
To check Hsync/Vsync polarity, it uses 16 clocks of timer M2 (fx/1000). If the Vsync
polarity is changing, this bit will be updated after a typical delay of 2 ms, at 8 MHz fOSC
(1.33 ms at 12 MHz fOSC)
2.
The SYNCON1.0 may not be accurate when the Hsync-I is composite sync signal
input.
Figure 16-4. Sync Processor Control Register 1 (SYNCON1)
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