參數(shù)資料
型號: S3P72P9-QX
元件分類: 微控制器/微處理器
英文描述: 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP100
封裝: 14 X 20 MM, QFP-100
文件頁數(shù): 7/225頁
文件大小: 1303K
代理商: S3P72P9-QX
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S3C72P9/P72P9 (Preliminary Spec)
OSCILLATOR CIRCUITS
6-11
CLOCK OUTPUT CIRCUIT
The clock output circuit, used to output clock pulses to the CLO pin, has the following components:
— 4-bit clock output mode register (CLMOD)
— Clock selector
— Output latch
— Port mode flag
— CLO output pin (P2.0)
CLMOD.2
CLMOD.1
CLMOD.0
CLMOD.3
Clock
Selector
Clocks
(fxx/8, fxx/16, fxx/64, CPU clock)
4
P1.2 Output Latch
PM 2
CLO
Figure 6-7. CLO Output Pin Circuit Diagram
CLOCK OUTPUT PROCEDURE
The procedure for outputting clock pulses to the CLO pin may be summarized as follows:
1.
Disable clock output by clearing CLMOD.3 to logic zero.
2.
Set the clock output frequency (CLMOD.1, CLMOD.0).
3.
Load a "0" to the output latch of the CLO pin (P2.0).
4.
Set the P2.0 mode flag (PM2.0) to output mode.
5.
Enable clock output by setting CLMOD.3 to logic one.
+
+ PROGRAMMING TIP — CPU Clock Output to the CLO Pin
To output the CPU clock to the CLO pin:
BITS
EMB
SMB
15
LD
EA,#10H
LD
PMG1,EA
; P2.0
← Output mode
BITR
P2.0
; Clear P2.0 output latch
LD
A,#9H
LD
CLMOD,A
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PDF描述
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