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參數(shù)資料
| 型號： | S3P72P9-QX |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, QFP-100 |
| 文件頁數(shù)： | 22/225頁 |
| 文件大?。?/td> | 1303K |
| 代理商： | S3P72P9-QX |
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INTERRUPTS
S3C72P9/P72P9 (Preliminary Spec)
7-14
Interrupt Request Flags (IRQx)
Interrupt request flags are read/write addressable by 1-bit or 4-bit instructions.IRQx flags can be addressed
directly at their specific RAM addresses, regardless of the current value of the enable memory bank (EMB) flag.
When a specific IRQx flag is set to logic one, the corresponding interrupt request is generated. The flag is then
automatically cleared to logic zero when the interrupt has been serviced. Exceptions are the watch timer interrupt
request flags, IRQW, and the external interrupt 2 flag IRQ2, which must be cleared by software after the interrupt
service routine has executed. IRQx flags are also used to execute interrupt requests from software. In summary,
follow these guidelines for using IRQx flags:
1.
IRQx is set to request an interrupt when an interrupt meets the set condition for interrupt generation.
2.
IRQx is set to "1" by hardware and then cleared by hardware when the interrupt has been serviced (with the
exception of IRQW and IRQ2).
3.
When IRQx is set to "1" by software, an interrupt is generated.
When two interrupts share the same service routine start address, interrupt processing may occur in one of two
ways:
— When only one interrupt is enabled, the IRQx flag is cleared automatically when the interrupt has been
serviced.
— When two interrupts are enabled, the request flag is not automatically cleared so that the user has an
opportunity to locate the source of the interrupt request. In this case, the IRQx setting must be cleared
manually using a BTSTZ instruction.
Table 7-8. Interrupt Request Flag Conditions and Priorities
Interrupt
Source
Internal /
External
Pre-condition for IRQx Flag Setting
Interrupt
Priority
IRQ Flag
Name
INTB
I
Reference time interval signal from basic
timer
1
IRQB
INT4
E
Both rising and falling edges detected at INT4
1
IRQ4
INT0
E
Rising or falling edge detected at INT0 pin
2
IRQ0
INT1
E
Rising or falling edge detected at INT1 pin
3
IRQ1
INTS
I
Completion signal for serial transmit-and-re-
ceive or receive-only operation
4
IRQS
INTT0
I
Signals for TCNT0 and TREF0 registers
match
5
IRQT0
INTT1
I
Signals for TCNT1 and TREF1 registers
match
6
IRQT1
INTK
E
When a rising or falling edge detected at any
one of the K0–K7 pins
7
IRQK
INT2
E
Rising or falling edge detected at INT2
–
IRQ2
INTW
I
Time interval of 0.5 secs or 3.19 msecs
–
IRQW
相關PDF資料 |
PDF描述 |
|---|---|
| S3P7434-QZ | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP44 |
| S3P7544-SM | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PDSO24 |
| S3C7544XX-AM | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP24 |
| S3P8075XX-AT | 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PDIP64 |
| S3P8075XX-QT | 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PQFP64 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| S3P72Q5 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:4?BIT CMOS MICROCONTROLLER USERS MANUAL |
| S3P7324 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7324 single-chip CMOS microcontroller has been designed for high performance using Samsungs newest 4-bit CPU core, SAM47 |
| S3P7335 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7335 single-chip CMOS microcontroller has been designed for high performance using Samsungs newest 4-bit CPU core, SAM47 |
| S3P7414 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7414/C7424/C7434 single-chip CMOS microcontroller has been designed for very high performance using Samsungs newest 4-bit CPU core, SAM47 |
| S3P7424 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7414/C7424/C7434 single-chip CMOS microcontroller has been designed for very high performance using Samsungs newest 4-bit CPU core, SAM47 |
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