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參數(shù)資料
| 型號： | S3P72P9-QX |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, QFP-100 |
| 文件頁數(shù)： | 25/225頁 |
| 文件大?。?/td> | 1303K |
| 代理商： | S3P72P9-QX |
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S3C72P9/P72P9 (Preliminary Spec)
POWER-DOWN
8-1
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POWER-DOWN
OVERVIEW
The S3C72P9 microcontroller has two power-down modes to reduce power consumption: idle and stop. Idle
mode is initiated by the IDLE instruction and stop mode by the instruction STOP. (Several NOP instructions must
always follow an IDLE or STOP instruction in a program.) In idle mode, the CPU clock stops while peripherals
and the oscillation source continue to operate normally.
When
RESET occurs during normal operation or during a power-down mode, a reset operation is initiated and
the CPU enters idle mode. When the standard oscillation stabilization time interval (31.3 ms at 4.19 MHz) has
elapsed, normal CPU operation resumes.
In stop mode, main system clock oscillation is halted (assuming it is currently operating), and peripheral hard-
ware components are powered-down. The effect of stop mode on specific peripheral hardware components —
CPU, basic timer, serial I/O, timer/ counters 0 and 1, watch timer, and LCD controller — and on external interrupt
requests, is detailed in Table 8–1.
Idle or stop modes are terminated either by a
RESET, or by an interrupt which is enabled by the corresponding
interrupt enable flag, IEx. When power-down mode is terminated by
RESET, a normal reset operation is
executed. Assuming that both the interrupt enable flag and the interrupt request flag are set to "1", power-down
mode is released immediately upon entering power-down mode.
When an interrupt is used to release power-down mode, the operation differs depending on the value of the
interrupt master enable flag (IME):
— If the IME flag = “0”; If the power down mode release signal is generated, after releasing the power-down
mode, program execution starts immediately under the instruction to enter power down mode without
execution of interrupt service routine. The interrupt request flag remains set to logic one.
— If the IME flag = "1"; If the power down mode release signal is generated, after releasing the power down
mode, two instructions following the instruction to enter power down mode are executed first and the interrupt
service routine is executed, finally program is resumed.
However, when the release signal is caused by INT2 or INTW, the operation is identical to the IME = “0”
condition because INT2 and INTW are a quasi-interrupt.
NOTE
Do not use stop mode if you are using an external clock source because X
IN input must be restricted
internally to V
SS to reduce current leakage.
相關PDF資料 |
PDF描述 |
|---|---|
| S3P7434-QZ | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PQFP44 |
| S3P7544-SM | 4-BIT, OTPROM, 6 MHz, MICROCONTROLLER, PDSO24 |
| S3C7544XX-AM | 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PDIP24 |
| S3P8075XX-AT | 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PDIP64 |
| S3P8075XX-QT | 8-BIT, OTPROM, 12 MHz, MICROCONTROLLER, PQFP64 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| S3P72Q5 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:4?BIT CMOS MICROCONTROLLER USERS MANUAL |
| S3P7324 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7324 single-chip CMOS microcontroller has been designed for high performance using Samsungs newest 4-bit CPU core, SAM47 |
| S3P7335 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7335 single-chip CMOS microcontroller has been designed for high performance using Samsungs newest 4-bit CPU core, SAM47 |
| S3P7414 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7414/C7424/C7434 single-chip CMOS microcontroller has been designed for very high performance using Samsungs newest 4-bit CPU core, SAM47 |
| S3P7424 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:The S3C7414/C7424/C7434 single-chip CMOS microcontroller has been designed for very high performance using Samsungs newest 4-bit CPU core, SAM47 |
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