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參數(shù)資料
| 型號： | S1C33205D00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, UUC158 |
| 封裝： | DIE-158 |
| 文件頁數(shù)： | 48/564頁 |
| 文件大?。?/td> | 3533K |
| 代理商： | S1C33205D00E100 |
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I OUTLINE: LIST OF PINS
S1C33205 FUNCTION PART
EPSON
B-I-3-1
A-1
B-I
Pin
I-3 LIST OF PINS
List of External I/O Pins
The following lists the external I/O pins of the C33 Core Block and Peripheral Block. Note that some pins are
listed in two or more tables.
Table 3.1
List of Pins for External Bus Interface Signals
Pin name
Pin No.
I/O
Pull-up
Function
A0
#BSL
76
O
–
A0:
Address bus (A0) when SBUSST(D3/0x4812E) = "0" (default)
#BSL:
Bus strobe (low byte) signal when SBUSST(D3/0x4812E) = "1"
A[10:1]
SDA[9:0]
77–82,84–87
O
–
A[10:1]:
Address bus (A1–A10)
SDA[9:0]:
SDRAM address bus (SDA0–SDA9)
A11
88
O
–
Address bus (A11)
A[13:12]
SDA[12:11]
89,91
O
–
A[13:12]:
Address bus (A12–A13)
SDA[12:11]: SDRAM address bus (SDA11–SDA12)
A[15:14]
SDBA[1:0]
92,93
O
–
A[15:14]:
Address bus (A14–A15)
SDBA[1:0]: SDRAM bank select (SDBA0–SDBA1)
A[23:16]
77–82,84–89,
91–101
O–
Address bus (A16–A23)
D[15:0]
40–47,49–54,
56,57
I/O
–
Data bus (D0–D15)
#CE10EX
#CE9&10EX
125
O
–
Area 10 chip enable for external memory
* When CEFUNC[1:0] = "1x", this pin outputs #CE9+#CE10EX signal.
#CE10IN
17
O
–
Area 10 chip enable for internal ROM emulation
#CE9
#CE17
#CE17&18
122
O
–
#CE9:
Area 9 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "00" (default)
#CE17:
Area 17 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "01"
* When CEFUNC[1:0] = "1x", this pin outputs #CE17+#CE18 signal.
#CE8
#RAS1
#CE14
#RAS3
#SDCE1
58
O
–
#CE8:
Area 8 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "00",
A8DRA(D8/0x48128) = "0" and SDRPC1(D2/0x39FFC0) = "0" (default)
#RAS1:
Area 8 DRAM row strobe when CEFUNC[1:0](D[A:9]/0x48130) = "00",
A8DRA(D8/0x48128) = "1" and SDRPC1(D2/0x39FFC0) = "0"
#CE14:
Area 14 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "01" or "1x",
A14DRA(D8/0x48122) = "0" and SDRPC1(D2/0x39FFC0) = "0"
#RAS3:
Area 14 DRAM row strobe when CEFUNC[1:0](D[A:9]/0x48130) = "01" or
"1x", A14DRA(D8/0x48122) = "1" and SDRPC1(D2/0x39FFC0) = "0"
#SDCE1:
SDRAM chip enable 1 when SDRPC1(D2/0x39FFC0) = "1" and
SDRENA(D7/0x39FFC1) = "1"
#CE7
#RAS0
#CE13
#RAS2
#SDCE0
59
O
–
#CE7:
Area 7 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "00",
A7DRA(D7/0x48128) = "0" and SDRPC0(D3/0x39FFC0) = "0" (default)
#RAS0:
Area 7 DRAM row strobe when CEFUNC[1:0](D[A:9]/0x48130) = "00",
A7DRA(D7/0x48128) = "1" and SDRPC0(D3/0x39FFC0) = "0"
#CE13:
Area 13 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "01" or "1x",
A13DRA(D7/0x48122) = "0" and SDRPC0(D3/0x39FFC0) = "0"
#RAS2:
Area 13 DRAM row strobe when CEFUNC[1:0](D[A:9]/0x48130) = "01" or
"1x", A13DRA(D7/0x48122) = "1" and SDRPC0(D3/0x39FFC0) = "0"
#SDCE0:
SDRAM chip enable 0 when SDRPC0(D3/0x39FFC0) = "1" and
SDRENA(D7/0x39FFC1) = "1"
#CE6
#CE7&8
108
O
–
Area 6 chip enable
* When CEFUNC[1:0] = "1x", this pin outputs #CE7+#CE8 signal.
#CE5
#CE15
#CE15&16
123
O
–
#CE5:
Area 5 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "00" (default)
#CE15:
Area 15 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "01"
* When CEFUNC[1:0] = "1x", this pin outputs #CE15+#CE16 signal.
#CE4
#CE11
#CE11&12
107
O
–
#CE4:
Area 4 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "00" (default)
#CE11:
Area 11 chip enable when CEFUNC[1:0](D[A:9]/0x48130) = "01"
* When CEFUNC[1:0] = "1x", this pin outputs #CE11+#CE12 signal.
#CE3
18
O
–
Area 3 chip enable
#RD
38
O
–
Read signal
#EMEMRD
19
O
–
Read signal for internal ROM emulation memory
#WRL
#WR
#WE
37
O
–
#WRL:
Write (low byte) signal when SBUSST(D3/0x4812E) = "0" (default)
#WR:
Write signal when SBUSST(D3/0x4812E) = "1"
#WE:
DRAM write signal
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