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參數(shù)資料
| 型號： | S1C33205D00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, UUC158 |
| 封裝： | DIE-158 |
| 文件頁數(shù)： | 458/564頁 |
| 文件大?。?/td> | 3533K |
| 代理商： | S1C33205D00E100 |
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VI SDRAM CONTROLLER BLOCK: SDRAM INTERFACE
B-VI-2-28
EPSON
S1C33205 FUNCTION PART
SDRRA1–SDRRA0: SDRAM row addressing range (D[3:2]) / SDRAM address configuration register (0x39FFC2)
Set the SDRAM row addressing range.
Table 2.15
Setting Row Addressing Range
SDRRA1
SDRRA0
Row size
Row address (pin) used
00
2K
SDA0–SDA10 (default)
01
4K
SDA0–SDA11
10
8K
SDA0–SDA12
11
–
The contents set here are applied to all of areas 7, 8, 13, and 14 that are set for SDRAM.
SDRRA can be read to obtain its set value.
At cold start, SDRRA is set to "0" (2K). At hot start, SDRRA retain its status before being initialized.
SDRBA: Number of SDRAM banks (D1) / SDRAM address configuration register (0x39FFC2)
Set the number of banks of the SDRAM.
Write "1": 4 banks
Write "0": 2 banks
Read: Valid
Set "1" when a SDRAM configured with 4 banks is used or set "0" when a SDRAM configured with 2 banks is
used.
The contents set here are applied to all of areas 7, 8, 13, and 14 that are set for SDRAM.
At cold start, SDRBA is set to "0" (2 banks). At hot start, SDRBA retains its status before being initialized.
SDRCL1–SDRCL0: SDRAM CAS latency (D[6:5]) / SDRAM mode set-up register (0x39FFC3)
Set the CAS latency of the SDRAM.
Table 2.16
Setting CAS Latency
SDRCL1
SDRCL0
CAS latency (number of clocks)
10
2
Other settings
Not allowed
The SDRAM controller does not support CAS latencies other than 2.
At cold start, SDRCL is set to "11". Be sure to reset to "10" so that the CAS latency is set to 2. At hot start, SDRCL
retain its status before being initialized.
SDRBL1–SDRBL0: SDRAM burst length (D[3:2]) / SDRAM mode set-up register (0x39FFC3)
Set the burst read length of the SDRAM.
Table 2.17
Setting Burst Length
SDRBL1
SDRBL0
Burst length (word)
00
1
Other settings
Not allowed
The SDRAM controller does not support burst read/write operations.
At cold start, SDRBL is set to "11". Be sure to reset to "00" so that the burst length is set to 1. At hot start, SDRBL
retain its status before being initialized.
SDRTRAS2–SDRTRAS0: SDRAM tRAS spec (D[7:5]) / SDRAM timing set-up register 1 (0x39FFC4)
Set the tRAS SDRAM parameter (ACTIVE to PRECHARGE command period).
In accordance with the specifications of the SDRAM, specify this parameter in terms of the number of SDRAM
clock cycles. Specifying 1–7 sets the period to 1–7 clock cycles. Specifying 0 sets the period to 8 clock cycles.
At cold start, SDRTRAS is set to "000" (8). At hot start, SDRTRAS retain its status before being initialized.
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