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參數(shù)資料
| 型號(hào)： | S1C33205D00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROCONTROLLER, UUC158 |
| 封裝： | DIE-158 |
| 文件頁(yè)數(shù)： | 459/564頁(yè) |
| 文件大小： | 3533K |
| 代理商： | S1C33205D00E100 |
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VI SDRAM CONTROLLER BLOCK: SDRAM INTERFACE
S1C33205 FUNCTION PART
EPSON
B-VI-2-29
A-1
B-VI
SDRAM
SDRTRP1–SDRTRP0: SDRAM tRP spec (D[4:3]) / SDRAM timing set-up register 1 (0x39FFC4)
Set the tRP SDRAM parameter (PRECHARGE command period).
In accordance with the specifications of the SDRAM, specify this parameter in terms of the number of SDRAM
clock cycles. Specifying 1–3 sets the period to 1–3 clock cycles. Specifying 0 sets the period to 4 clock cycles.
At cold start, SDRTRP is set to "00" (4). At hot start, SDRTRP retain its status before being initialized.
SDRTRC2–SDRTRC0: SDRAM tRC spec (D[2:0]) / SDRAM timing set-up register 1 (0x39FFC4)
Set the tRC SDRAM parameter (ACTIVE to ACTIVE command period).
In accordance with the specifications of the SDRAM, specify this parameter in terms of the number of SDRAM
clock cycles. Specifying 1–7 sets the period to 1–7 clock cycles. Specifying 0 sets the period to 8 clock cycles.
At cold start, SDRTRC is set to "000" (8). At hot start, SDRTRC retain its status before being initialized.
Note: When the auto-refresh command is executed, the following command may be issued 3 or 4
CPU_CLK cycles from that point regardless of the tRC value set in the SDRTRC register.
Therefore, use SDRAMs with 75 ns or less of tRC.
SDRTRCD1–SDRTRCD0: SDRAM tRCD spec (D[7:6]) / SDRAM timing set-up register 2 (0x39FFC5)
Set the tRCD SDRAM parameter (ACTIVE to READ or WRITE delay time).
In accordance with the specifications of the SDRAM, specify this parameter in terms of the number of SDRAM
clock cycles. Specifying 1–3 sets the period to 1–3 clock cycles. Specifying 0 sets the period to 4 clock cycles.
At cold start, SDRTRCD is set to "00" (4). At hot start, SDRTRCD retain its status before being initialized.
SDRTRSC: SDRAM tRSC spec (D5) / SDRAM timing set-up register 2 (0x39FFC5)
Set the tRSC SDRAM parameter (Mode Register Set cycle time).
Write "1": 1 clock
Write "0": 2 clocks
Read: Valid
In accordance with the specifications of the SDRAM, specify this parameter in terms of the number of SDRAM
clock cycles.
At cold start, SDRTRSC is set to "0" (2). At hot start, SDRTRSC retain its status before being initialized.
SDRTRRD1–SDRTRRD0: SDRAM tRRD spec (D[4:3]) / SDRAM timing set-up register 2 (0x39FFC5)
Set the tRRD SDRAM parameter (ACTIVE bank (a) to ACTIVE bank (b) period).
In accordance with the specifications of the SDRAM, specify this parameter in terms of the number of SDRAM
clock cycles. Specifying 1–3 sets the period to 1–3 clock cycles. Specifying 0 sets the period to 4 clock cycles.
At cold start, SDRTRRD is set to "00" (4). At hot start, SDRTRRD retain its status before being initialized.
SDRARFC11–SDRARFC0: SDRAM auto refresh count (D[B:0]) / SDRAM auto refresh count register (0x39FFC6)
Set the auto refresh counter value.
The auto-refresh counter counts up on the OSC3 clock edges beginning with 0, and when the count specified here
is reached, the SDRAM controller sends an auto-refresh command. The counter is reset at that point, and starts
counting the next refresh period. The counter is also reset by self-refresh.
The value calculated from the equation below is the maximum count that can be set.
RFP
SDRARFC
≤ –––––––– × fOSC3 - BL - CL - 2 × tRP - tRCD - 3
ROWS
RFP:
Maximum refresh period [s]
ROWS: Row address size
fOSC3: OSC3 clock frequency [Hz]
BL:
Burst length [word]
CL:
CAS latency [Number of SD_CLK clocks]
tRP:
PRECHARGE command period [Number of SD_CLK clocks]
tRCD:
ACTIVE to READ or WRITE delay time [Number of SD_CLK clocks]
At cold start, SDRARFC is set to "0xFFF" (4095). At hot start, SDRARFC retain its status before being initialized.
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