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參數(shù)資料
| 型號(hào)： | S1C17601F00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 8.2 MHz, RISC MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, TQFP-64 |
| 文件頁數(shù)： | 197/468頁 |
| 文件大小： | 3387K |
| 代理商： | S1C17601F00E100 |
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20 I2C Master (I2CM)
S1C17601 TECHNICAL MANUAL
Seiko Epson Corporation
20-7
When the RXE bit is set to 1, allowing receiving to start, the I2C master module starts outputting the clock from
the SCL0 pin with the SDA line at high impedance. The data is loaded to the shift register in sequence at the
clock rising edge, with the MSB leading.
RXE is reset to 0 when D6 is loaded.
The receive data is loaded to RTDT[7:0] once the 8-bit data has been received in the shift register. The I2C
master module includes two status bits for receive control: RBRDY (D11/I2C_DAT register) and RBUSY (D9/
I2C_CTL register).
RBRDY: Receive Buffer Ready Bit in the I2C Data (I2C_DAT) Register (D11/0x4344)
RBUSY: Receive Busy Flag in the I2C Control (I2C_CTL) Register (D9/0x4342)
The RBRDY flag indicates the receive data status. This flag becomes 1 when the data received in the shift
register is loaded to RTDT[7:0] and reverts to 0 when the receive data is read out from RTDT[7:0]. Interrupts
can also be generated once the flag value becomes 1.
The RBUSY flag indicates the receiving operation status. This flag is 1 when receiving starts and reverts to 0
when the data is received. It also reverts to 0 for the Wait state. Inspect the flag to determine whether the I2C
master module is currently receiving or in standby.
The I2C master module outputs 9 clocks with each data receipt. In the 9th clock cycle, an ACK or NACK is sent
to the slave from the SDA0 pin. The bit state sent can be set in RTACK (D8/I2C_DAT register). To send ACK,
set RTACK to 0. To send NACK, set RTACK to 1.
Data transfer end (Stop condition generation)
To end data transfers after all data has been transferred, the I2C master (this module) must generate a stop
condition. This stop condition applies when the SCL line is maintained at High and the SDA line changes from
Low to High.
SDA0 (output)
SCL0 (output)
Stop condition
Figure 20.5.4: Stop condition
The stop condition is generated by setting STP (D1/I2C_CTL register) to 1.
STP: Stop Control Bit in the I2C Control (I2C_CTL) Register (D1/0x4342)
When STP is set to 1, the I2C master module switches the SDA line from Low to High and generates a stop
condition while maintaining the I2C bus SCL line at High. The I2C bus subsequently switches to free state.
Stop condition generation can be reserved. To reserve the stop condition, check that I2C master module is
operating (TBUSY = 1 or RBUSY = 1), and then set STP to 1.
The stop condition is generated as soon as data transfer (including ACK transfer) ends. STP is reset to 0 when
the stop condition is generated.
Continuing data transfer (Repeated start condition generation)
To make it possible to continue with a different data transfer after data transfer completion, the I2C master (this
module) can generate a repeated start condition.
SDA0 (output)
SCL0 (output)
Repeated start condition
Figure 20.5.5: Repeated start condition
The repeated start condition is generated by setting STRT (D0/I2C_CTL register) to 1 when the I2C bus is busy.
STRT: Start Control Bit in the I2C Control (I2C_CTL) Register (D0/0x4342)
STRT is automatically reset to 0 once the repeated start condition is generated. Slave address transmission is
subsequently possible with the I2C bus remaining in the busy state.
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PDF描述 |
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參數(shù)描述 |
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| S1C17602F101100 | 功能描述:16位微控制器 - MCU 16-bit 64KB Flash LCD 40x4 RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時(shí)鐘頻率:24 MHz 程序存儲(chǔ)器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT |
| S1C17604 | 制造商:EPSON 制造商全稱:EPSON 功能描述:16-bit Single Chip Microcontroller |
| S1C17611 | 制造商:EPSON 制造商全稱:EPSON 功能描述:16-bit Single Chip Microcontroller |
| S1C17611D101000 | 制造商:Epson Electronics America Inc 功能描述:16-bit, 32KB Flash LCD 8x8 |
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