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參數(shù)資料
| 型號： | PSD954F2 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers(用于8位MCU的可配置存儲器系統(tǒng)) |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng)（用于8位微控制器的可配置存儲器系統(tǒng)） |
| 文件頁數(shù)： | 73/90頁 |
| 文件大小： | 543K |
| 代理商： | PSD954F2 |
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Preliminary Information
PSD9XX Family
69
NOTE:
1. Fast Slew Rate output available on PA[3:0], PB[3:0], and PD[2:0].
-90
-15
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
LVLX
t
AVLX
t
LXAX
ALE or AS Pulse Width
20
28
Address Setup Time
(Note 1)
6
10
ns
Address Hold Time
(Note 1)
8
11
ns
t
AVWL
Address Valid to Leading
Edge of WR
(Notes 1 and 3)
15
20
ns
t
SLWL
t
DVWH
t
WHDX
t
WLWH
CS Valid to Leading Edge of WR
(Note 3)
15
20
ns
WR Data Setup Time
(Note 3)
35
45
ns
WR Data Hold Time
(Note 3)
5
5
ns
WR Pulse Width
(Note 3)
35
45
ns
t
WHAX1
Trailing Edge of WR to Address
Invalid
(Note 3)
8
10
ns
t
WHAX2
Trailing Edge of WR to DPLD
Address Input Invalid
(Note 3 and 4)
0
0
ns
t
WHPV
Trailing Edge of WR to Port Output
Valid Using I/O Port Data Register
(Note 3)
30
38
ns
t
AVPV
Address Input Valid to Address
Output Delay
(Note 2)
25
30
ns
Write Timing
(5 V ± 10% Versions)
NOTES:
1.
Any input used to select an internal PSD9XX function.
In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
WR timing has the same timing as E, LDS, UDS, WRL, and WRH signals.
Address Hold Time for DPLD inputs that are used to generate chip selects for internal PSD memory.
2.
3.
4.
Microcontroller Interface – PSD9XX AC/DC Parameters
(5V ±10% Versions)
-90
-15
TURBO
OFF
Slew
(Note 1)
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
PD
PLD Input Pin/Feedback to
PLD Combinatorial Output
25
32
Add 10 Sub 2
ns
t
ARD
PLD Array Delay
16
22
ns
PLD Combinatorial Timing
(5 V ± 10%)
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