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參數(shù)資料
| 型號(hào)： | PSD4256G6V |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | FLASH IN-SYSTEM PROGRAMMABLE (ISP) PERIPHERALS FOR 16-BIT MCUS |
| 中文描述： | Flash在系統(tǒng)編程（ISP）外設(shè)的16位微控制器 |
| 文件頁數(shù)： | 93/100頁 |
| 文件大?。?/td> | 759K |
| 代理商： | PSD4256G6V |
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PSD4256G6V
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Table 69. Port F Peripheral Data Mode WRITE Timing
Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
3. Any input used to select Port F Data Peripheral mode.
4. Data is already stable on Port F.
5. Data stable on ADIO pins to data on Port F.
Table 70. Power-down Timing
Table 71. Reset (RESET) Timing
Note: 1. Reset (RESET) does not reset Flash memory Program or Erase cycles.
2. Warm RESET aborts Flash memory Program or Erase cycles, and puts the device in READ Mode.
Figure 48. Reset (RESET) Timing Diagram
Table 72. V
STBYON
Timing
Symbol
Note: 1. V
STBYON
timing is measured at V
CC
ramp rate of 2ms.
Symbol
Parameter
Conditions
-10
Unit
Min
Max
t
WLQV–PF
WR to Data Propagation Delay
(Note
2
)
40
ns
t
DVQV–PF
Data to Port A Data Propagation Delay
(Note
5
)
35
ns
t
WHQZ–PF
WR Invalid to Port A Tri-state
(Note
2
)
33
ns
Symbol
Parameter
Conditions
-10
Unit
Min
Max
t
LVDV
ALE Access Time from Power-down
128
ns
t
CLWH
Maximum Delay from APD Enable to
Internal PDN Valid Signal
Using CLKIN
(PD1)
15 * t
CLCL1
μs
Symbol
Parameter
Conditions
Min
Max
Unit
t
NLNH
RESET Active Low Time
1
300
ns
t
NLNH–PO
Power-on RESET Active Low Time
1
ms
t
NLNH–A
Warm RESET Active Low Time
2
25
μ
s
t
OPR
RESET High to Operational Device
300
ns
Parameter
Conditions
Min
Typ
Max
Unit
t
BVBH
V
STBY
Detection to V
STBYON
Output High
(Note
1
)
20
μs
t
BXBL
V
STBY
Off Detection to V
STBYON
Output
Low
(Note
1
)
20
μs
tNLNH-PO
Power-On Reset
tOPR
AI02866b
RESET
tNLNH
tNLNH-A
Warm Reset
tOPR
V
CC
V
CC
(min)
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