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參數(shù)資料
| 型號： | PIC16C711-04/P |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 85/177頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU OTP 1KX14 A/D 18DIP |
| 產(chǎn)品培訓模塊： | Asynchronous Stimulus 8-bit PIC® Microcontroller Portfolio |
| 標準包裝： | 25 |
| 系列： | PIC® 16C |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 4MHz |
| 外圍設(shè)備： | 欠壓檢測/復位，POR，WDT |
| 輸入/輸出數(shù)： | 13 |
| 程序存儲器容量： | 1.75KB（1K x 14） |
| 程序存儲器類型： | OTP |
| RAM 容量： | 68 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4 V ~ 6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 4x8b |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 18-DIP（0.300"，7.62mm） |
| 包裝： | 管件 |
| 配用： | ISPICR1-ND - ADAPTER IN-CIRCUIT PROGRAMMING 309-1059-ND - ADAPTER 18 ZIF BD W/18SO PLUGS DVA16XP180-ND - ADAPTER DEVICE FOR MPLAB-ICE AC164010-ND - MODULE SKT PROMATEII DIP/SOIC |
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175
7593L–AVR–09/12
AT90USB64/128
corresponding interrupt handling vector. Alternatively, the SPIF bit is cleared by first reading the
SPI Status Register with SPIF set, then accessing the SPI Data Register (SPDR).
Bit 6 – WCOL: Write COLlision Flag
The WCOL bit is set if the SPI Data Register (SPDR) is written during a data transfer. The
WCOL bit (and the SPIF bit) are cleared by first reading the SPI Status Register with WCOL set,
and then accessing the SPI Data Register.
Bit 5..1 – Res: Reserved bits
These bits are reserved bits in the Atmel AT90USB64/128 and will always read as zero.
Bit 0 – SPI2X: Double SPI Speed bit
When this bit is written logic one the SPI speed (SCK Frequency) will be doubled when the SPI
is in Master mode (see Table 18-4 on page 174). This means that the minimum SCK period will
be two CPU clock periods. When the SPI is configured as Slave, the SPI is only guaranteed to
work at f
osc/4 or lower.
The SPI interface on the AT90USB64/128 is also used for program memory and EEPROM
downloading or uploading. See page 373 for serial programming and verification.
18.1.5
SPDR – SPI Data Register
The SPI Data Register is a read/write register used for data transfer between the Register File
and the SPI Shift Register. Writing to the register initiates data transmission. Reading the regis-
ter causes the Shift Register Receive buffer to be read.
18.2
Data modes
There are four combinations of SCK phase and polarity with respect to serial data, which are
determined by control bits CPHA and CPOL. The SPI data transfer formats are shown in Figure
18-3 on page 176 and Figure 18-4 on page 176. Data bits are shifted out and latched in on
opposite edges of the SCK signal, ensuring sufficient time for data signals to stabilize. This is
clearly seen by summarizing Table 18-2 on page 174 and Table 18-3 on page 174, as done
below:
Bit
7
6
5
43
21
0
MSB
LSB
SPDR
Read/write
R/W
Initial value
X
Undefined
Table 18-5.
CPOL functionality.
Leading edge
Trailing edge
SPI mode
CPOL=0, CPHA=0
Sample (rising)
Setup (falling)
0
CPOL=0, CPHA=1
Setup (rising)
Sample (falling)
1
CPOL=1, CPHA=0
Sample (falling)
Setup (rising)
2
CPOL=1, CPHA=1
Setup (falling)
Sample (rising)
3
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| PIC16C711-20/SO | 制造商:Microchip Technology Inc 功能描述:8BIT CMOS MCU SMD 16C711 SOIC18 |
| PIC16C711-20/SS | 功能描述:8位微控制器 -MCU 1.75KB 68 RAM 13 I/O 20MHz SSOP20 RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
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