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參數(shù)資料
| 型號(hào)： | PCF8832 |
| 英文描述： | STN RGB - 384 output column driver |
| 中文描述： | 超扭曲的RGB - 384列驅(qū)動(dòng)器輸出 |
| 文件頁數(shù)： | 53/76頁 |
| 文件大?。?/td> | 385K |
| 代理商： | PCF8832 |
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2002 Aug 16
53
Philips Semiconductors
Preliminary specification
STN RGB - 384 output column driver
PCF8832
15 AC CHARACTERISTICS
V
DD1
= 2.5 to 3.3 V; V
DD2
= V
DD3
= 2.4 to 3.5 V; V
SS1
= V
SS2
= 0 V; T
amb
=
40 to +85
°
C; note 1; unless otherwise
specified.
SYMBOL
PARAMETER
CONDITIONS
MIN.
TYP.
MAX.
UNIT
f
frame
LCD frame frequency
internal clock;
V
DD1
= 3.0 V
note 2
20
120
400
Hz
f
osc
f
clk(ext)
t
W(RESL)
t
SU;RESL
oscillator frequency
external clock frequency
reset LOW pulse width
reset LOW pulse set-up time after power-on
400
500
0
600
600
800
1
kHz
kHz
ns
μ
s
see Fig.54
see Fig.54
I
2
C-bus interface
;
Hs mode
; see Fig.55
f
SCL
t
SU;STA
t
HD;STA
t
LOW
t
HIGH
t
SU;DAT
t
HD;DAT
t
fDA
t
SU;STO
C
b
serial clock frequency
set-up time (repeated) START condition
hold time (repeated) START condition
LOW period of the SCL clock
HIGH period of the SCL clock
data set-up time
data hold time
fall time of SDA signal
set-up time for STOP condition
capacitive load for SDA and SCL lines
0
160
160
160
60
10
0
20
160
0.1V
DD1
3.4
70
80
100
400
5
MHz
ns
ns
ns
ns
ns
ns
ns
ns
pF
pF
ns
V
Hs-mode; note 3
F/S-mode
t
SW
V
nL
tolerable spike width on bus
noise margin at the LOW level for each
connected device
noise margin at the HIGH level for each
connected device
including
hysteresis
including
hysteresis
V
nH
0.2V
DD1
V
8-bit parallel (8080-type) interface
; note 4; see Fig.56
t
AH
t
AS
T
CYC
t
CCLW
t
CCLR
t
CCHW
t
CCHR
t
DS
t
DH
t
ACC
t
OH
D/C, CS address hold time
D/C, CS address set-up time
system cycle time
WR control L pulse width
RD control L pulse width
WR control H pulse width
RD control H pulse width
D0 to D7 data set-up time
D0 to D7 data hold time
RD access time
output disable time
5
10
160
20
40
15
15
20
10
70
25
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
note 5
WRITE mode
READ mode
WRITE mode
READ mode
C
L
= 50 pF
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