參數(shù)資料
型號： ORLI10G-1BM416I
元件分類： FPGA
英文描述： FPGA, 1296 CLBS, 380000 GATES, PBGA416
封裝： PLASTIC, MULTILAYER, BGA-416
文件頁數(shù)： 41/74頁
文件大?。?/td> 1411K
代理商： ORLI10G-1BM416I
46
Agere Systems Inc.
Preliminary Data Sheet
March 2001
10 Gbits/s Transmit and Receive Line Interface
ORCA ORLI10G FPSC
Pin Information (continued)
In Table 17, an input refers to a signal flowing into the FGPA logic (out of the embedded core) and an output refers
to a signal flowing out of the FPGA logic (into the embedded core).
Table 17. Embedded Core/FPGA Interface Signal Description
Pin Name
I/O
Description
Receive Signals
RX_DAT_OUT<127:0>
O
Data from demultiplexer on receive side.
RX_CLK8_OUT<3:0>
O
Divided down clocks on receive side.
RX_ENB8_OUT<3:0>
O
Data enables on receive side.
RX1_VCOP
O
RX1_PLL output clock on receive side (M/N clock).
RX2_VCOP
O
RX1_PLL output clock on receive side (x1 clock).
RX_LOCK
O
Lock signal for RX1_PLL and RX2_PLL.
Transmit Signals
TX_DAT_IN<127:0>
I
Data to multiplexer on transmit side.
TX_CLK8_IN<3:0>
I
Clocks to multiplexer on transmit side.
TX_ENB_IN
I
Data enables on transmit side.
TX1_VCOP
O
TX1_PLL output clock on transmit side (M/N clock).
TX2_VCOP
O
TX1_PLL output clock on transmit side (x1 clock).
TX_LOCK
O
Lock signal for TX1_PLL and TX2_PLL.
Vss_A<7:4>
—
Analog ground for the embedded line interface PLLs.
VDD33_A<7:4>
—
Analog power supply for the embedded line interface PLLs.
相關(guān)PDF資料
PDF描述
ORLI10G-1BM416 FPGA, 1296 CLBS, 380000 GATES, PBGA416
ORLI10G-1BM680I FPGA, 1296 CLBS, 380000 GATES, PBGA680
ORLI10G-1BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
ORLI10G-1BM416I FPGA, 1296 CLBS, 380000 GATES, PBGA416
ORLI10G-1BMN416I FPGA, 1296 CLBS, 380000 GATES, PBGA416
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參數(shù)描述
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