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參數(shù)資料
| 型號(hào)： | OR3T80-4PS240 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP240 |
| 封裝： | SQFP-240 |
| 文件頁數(shù)： | 9/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T80-4PS240 |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
106
Lucent Technologies Inc.
Timing Characteristics (continued)
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
The table shows worst-case delays. ORCA Foundry reports the delays for individual paths within a group of paths representing the same timing
parameter and may accurately report delays that are less than those listed.
Figure 66. Synchronous Memory Read Cycle
Table 44. Synchronous Memory Read Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
(TJ = 85 °C, VDD = min)
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Read Operation:
Data Valid After Address (Kz[3:0] to F[6, 4, 2, 0])
Data Valid After Address (F5[A:D] to F[6, 4, 2, 0])
RA_DEL
RA4_DEL
—
2.34
2.11
—
1.80
1.57
—
1.35
1.12
ns
Read Operation, Clocking Data into Latch/FF:
Address to Clock Setup Time (Kz[3:0] to CLK)
Address to Clock Setup Time (F5[A:D] to CLK)
Address from Clock Hold Time (Kz[3:0] from CLK)
Address from Clock Hold Time (F5[A:D] from CLK)
Clock to PFU Output—Register (CLK to Q[6, 4, 2, 0])
RA_SET
RA4_SET
RA_HLD
RA4_HLD
REG_DEL
1.99
1.79
0.00
—
2.38
1.47
1.33
0.00
—
1.75
1.12
0.93
0.00
—
1.26
ns
5-4622(F)
Kz[3:0], F5[A:D]
F[6, 4, 2, 0]
CLK
Q[3:0]
RA_DEL
RA4_DEL
RA_SET
RA4_SET
REG_DEL
RA_HLD
RA4_HLD
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3C80-4B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
| OR3C80-4B600 | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
| OR3C80-5B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
| OR3C80-5B600 | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
| OR3T125-4B432 | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T80-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T80-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T80-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T80-5BC432 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T80-5BC432I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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