參數(shù)資料
型號(hào)： OR3T80-4PS240
元件分類(lèi)： FPGA
英文描述： FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP240
封裝： SQFP-240
文件頁(yè)數(shù)： 12/210頁(yè)
文件大小： 2138K
代理商： OR3T80-4PS240
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
109
Output Delays (TJ = 85 °C, VDD = min, CL = 50 pF)
Output to Pad (OUT2, OUT1 direct to pad):
Fast
Slewlim
Sinklim
OUTF_DEL
OUTSL_DEL
OUTSI_DEL
—
5.09
7.52
8.89
—
4.21
6.20
7.55
—
3.67
4.99
6.38
ns
3-state Enable/Disable Delay (TS to pad):
Fast
Slewlim
Sinklim
TSF_DEL
TSSL_DEL
TSSI_DEL
—
4.89
7.66
9.21
—
4.07
6.35
7.84
—
3.38
5.17
6.65
ns
Local Set/Reset (async) to Pad (LSR to pad):
Fast
Slewlim
Sinklim
OUTLSRF_DEL
OUTLSRSL_DEL
OUTLSRSI_DEL
—
10.10
12.53
13.89
—
7.68
9.67
11.01
—
5.95
7.27
8.65
ns
Global Set/Reset to Pad (GSRN to pad):
Fast
Slewlim
Sinklim
OUTGSRF_DEL
OUTGSRSL_DEL
OUTGSRSI_DEL
—
9.25
11.68
13.04
—
7.10
9.09
10.44
—
5.59
6.91
8.29
ns
Output FF Setup Timing:
Out to ExpressCLK (OUT[2:1] to ECLK)
Out to Clock (OUT[2:1] to CLK)
Clock Enable to Clock (CE to CLK)
Local Set/Reset (sync) to Clock (LSR to CLK)
OUTE_SET
OUT_SET
OUTCE_SET
OUTLSR_SET
0.00
1.13
1.32
—
0.00
0.83
0.97
—
0.00
0.61
0.68
—
ns
Output FF Hold Timing:
Out from ExpressCLK (OUT[2:1] from ECLK)
Out from Clock (OUT[2:1] from CLK)
Clock Enable from Clock (CE from CLK)
Local Set/Reset (sync) from Clock (LSR from CLK)
OUTE_HLD
OUT_HLD
OUTCE_HLD
OUTLSR_HLD
0.52
0.00
—
0.43
0.00
—
0.33
0.00
—
ns
Clock to Pad Delay (ECLK, SCLK to pad):
Fast
Slewlim
Sinklim
OUTREGF_DEL
OUTREGSL_DEL
OUTREGSI_DEL
—
6.92
9.35
10.72
—
5.45
7.44
8.79
—
4.45
5.77
7.15
ns
Additional Delay If Using Open Drain
OD_DEL
—0.24
—
0.17
—
0.12
ns
Table 47. Programmable I/O (PIO) Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
The delays for all input buffers assume an input rise/fall time of <1 V/ns.
Timing Characteristics (continued)
相關(guān)PDF資料
PDF描述
OR3C80-4B432 FPGA, 484 CLBS, 58000 GATES, PBGA432
OR3C80-4B600 FPGA, 484 CLBS, 58000 GATES, PBGA600
OR3C80-5B432 FPGA, 484 CLBS, 58000 GATES, PBGA432
OR3C80-5B600 FPGA, 484 CLBS, 58000 GATES, PBGA600
OR3T125-4B432 FPGA, 784 CLBS, 92000 GATES, PBGA432
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
OR3T80-4PS240I 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:Field Programmable Gate Array (FPGA)
OR3T80-5BA352 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T80-5BA352I 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T80-5BC432 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T80-5BC432I 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
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