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參數(shù)資料
| 型號： | OR3T80-4PS240 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP240 |
| 封裝： | SQFP-240 |
| 文件頁數(shù)： | 165/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T80-4PS240 |
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58
Lucent Technologies Inc.
Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
Special Function Blocks (continued)
ORCA Series TAP Controller (TAPC)
The
ORCA Series TAP controller (TAPC) is a 1149.1/D1
compatible test access port controller. The 16 JTAG
state assignments from the
IEEE 1149.1/D1 specifica-
tion are used. The TAPC is controlled by TCK and TMS.
The TAPC states are used for loading the IR to allow
three basic functions in testing: providing test stimuli
(Update-DR), test execution (Run-Test/Idle), and obtain-
ing test responses (Capture-DR). The TAPC allows the
test host to shift in and out both instructions and test
data/results. The inputs and outputs of the TAPC are
provided in the table below. The outputs are primarily
the control signals to the instruction register and the
data register.
The TAPC generates control signals that allow capture,
shift, and update operations on the instruction and data
registers. In the capture operation, data is loaded into
the register. In the shift operation, the captured data is
shifted out while new data is shifted in. In the update
operation, either the instruction register is loaded for
instruction decode, or the boundary-scan register is
updated for control of outputs.
The test host generates a test by providing input into the
ORCA Series TMS input synchronous with TCK. This
sequences the TAPC through states in order to perform
the desired function on the instruction register or a data
register. Figure 39 provides a diagram of the state tran-
sitions for the TAPC. The next state is determined by the
TMS input value.
5-5370(F)
Figure 39. TAP Controller State Transition Diagram
Table 15. TAP Controller Input/Outputs
Symbol
I/O
Function
TMS
I
Test Mode Select
TCK
I
Test Clock
PUR
I
Powerup Reset
PRGM
I
BSCAN Reset
TRESET
O
Test Logic Reset
Select
O
Select IR (High); Select-DR (Low)
Enable
O
Test Data Out Enable
Capture-DR
O
Capture/Parallel Load-DR
Capture-IR
O
Capture/Parallel Load-IR
Shift-DR
O
Shift Data Register
Shift-IR
O
Shift Instruction Register
Update-DR
O
Update/Parallel Load-DR
Update-IR
O
Update/Parallel Load-IR
SELECT-
DR-SCAN
CAPTURE-DR
SHIFT-DR
EXIT1-DR
PAUSE-DR
EXIT2-DR
UPDATE-DR
1
0
10
RUN-TEST/
IDLE
1
TEST-LOGIC-
RESET
SELECT-
IR-SCAN
CAPTURE-IR
SHIFT-IR
EXIT1-IR
PAUSE-IR
EXIT2-IR
UPDATE-IR
1
0
10
00
0
1
0
1
0
1
0
1
11
0
相關PDF資料 |
PDF描述 |
|---|---|
| OR3C80-4B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
| OR3C80-4B600 | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
| OR3C80-5B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
| OR3C80-5B600 | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
| OR3T125-4B432 | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T80-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T80-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T80-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T80-5BC432 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T80-5BC432I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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